ZHCUAX7A january   2019  – april 2023 ADS8353-Q1

 

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  2.   ADS8353Q1EVM-PDK 评估模块
  3.   商标
  4. 1概述
    1. 1.1 ADS8353Q1EVM-PDK 特性
    2. 1.2 ADS8353-Q1EVM 特性
  5. 2模拟接口
    1. 2.1 模拟输入的连接器
    2. 2.2 ADC 输入信号驱动器
      1. 2.2.1 输入信号路径
  6. 3数字接口
    1. 3.1 适用于 ADC 数字 I/O 的 SPI
  7. 4电源
    1. 4.1 ADC 输入驱动器配置
    2. 4.2 ADC 电压基准配置
  8. 5ADS8353Q1EVM-PDK 初始设置
    1. 5.1 默认跳线设置
    2. 5.2 EVM 图形用户界面软件安装
  9. 6ADS8353Q1EVM-PDK 操作
    1. 6.1 用于 ADC 控制的 EVM GUI 全局设置
    2. 6.2 时域显示工具
    3. 6.3 频谱分析工具
    4. 6.4 直方图分析工具
  10. 7物料清单、印刷电路板布局布线和原理图
    1. 7.1 物料清单
    2. 7.2 PCB 布局
    3. 7.3 原理图
  11. 8修订历史记录

4.1 ADC 输入驱动器配置

ADS8353-Q1 支持 ADC 输入可配置为单端或伪差分的模式。ADS8353-Q1 EVM 允许用户配置 ADC 输入驱动器放大器，以驱动单端 ADC 输入或伪差分 ADC 输入。在单端配置中，各个 ADC AINM 引脚接地，并向 AINP 施加单极信号。在伪差分配置中，各个 ADC AINM 引脚由 VREF/2（0V 至 VREF 范围）或 VREF（0V 至 2 x VREF 范围）的直流电压驱动。有关 ADS8353-Q1 在单端或伪差分模式下支持的各种模拟输入满量程范围，请参阅 ADS8353-Q1 数据表。表 4-1 显示了单端和伪差分配置所需的跳线配置。

表 4-1 ADC 输入驱动器配置的跳线设置
ADC 输入模型ADC 输入满量程范围默认跳线

设置

所需的跳线设置
单端模拟输入0V 至 VREF 和 0V 至 2 x VREFJ6、J7 = 开路短接引脚 J6[2-3] 和 J7[2-3]
JP6、JP7 = 开路进行中
伪差分模拟输入0V 至 VREFJ6、J7 = 开路短接引脚 J6[1-2] 和 J7[1-2]
JP6、JP7 = 开路

短接引脚 JP6[1-2] 和 JP7[1-2]

0V 至 2 x VREFJ6、J7 = 开路短接引脚 J6[1-2] 和 J7[1-2]
JP6、JP7 = 开路进行中