ZHCSZ17A October   2025  – January 2026 F28377D-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 信号描述
      1. 5.2.1 信号说明
    3. 5.3 带有内部上拉和下拉的引脚
    4. 5.4 引脚复用
      1. 5.4.1 GPIO 多路复用引脚
      2. 5.4.2 输入 X-BAR
      3. 5.4.3 输出 X-BAR 和 ePWM X-BAR
      4. 5.4.4 USB 引脚多路复用
      5. 5.4.5 高速 SPI 引脚多路复用
    5. 5.5 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  功耗摘要
      1. 6.4.1 200MHz SYSCLK 下的器件电流消耗
      2. 6.4.2 电流消耗图
      3. 6.4.3 减少电流消耗
    5. 6.5  电气特性
    6. 6.6  热阻特征
      1. 6.6.1 PTP 封装
    7. 6.7  散热设计注意事项
    8. 6.8  系统
      1. 6.8.1  电源时序
        1. 6.8.1.1 信号引脚要求
        2. 6.8.1.2 VDDIO、VDDA、VDD3VFL 和 VDDOSC 要求
        3. 6.8.1.3 VDD 要求
        4. 6.8.1.4 电源斜升速率
          1. 6.8.1.4.1 电源斜升速率
        5. 6.8.1.5 电源监控
      2. 6.8.2  复位时序
        1. 6.8.2.1 复位源
        2. 6.8.2.2 复位电气数据和时序
          1. 6.8.2.2.1 复位 (XRS) 时序要求
          2. 6.8.2.2.2 复位 (XRS) 开关特征
      3. 6.8.3  时钟规范
        1. 6.8.3.1 时钟源
        2. 6.8.3.2 时钟频率、要求和特征
          1. 6.8.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.8.3.2.1.1 输入时钟频率
            2. 6.8.3.2.1.2 使用外部时钟源（非晶体）时的 X1 输入电平特征
            3. 6.8.3.2.1.3 XTAL 振荡器特性
            4. 6.8.3.2.1.4 X1 时序要求
            5. 6.8.3.2.1.5 AUXCLKIN 时序要求
            6. 6.8.3.2.1.6 PLL 锁定时间
          2. 6.8.3.2.2 内部时钟频率
            1. 6.8.3.2.2.1 内部时钟频率
          3. 6.8.3.2.3 输出时钟频率和开关特征
            1. 6.8.3.2.3.1 输出时钟频率
            2. 6.8.3.2.3.2 XCLKOUT 开关特征（旁路或启用 PLL）
        3. 6.8.3.3 输入时钟和 PLL
        4. 6.8.3.4 XTAL 振荡器
          1. 6.8.3.4.1 引言
          2. 6.8.3.4.2 概述
            1. 6.8.3.4.2.1 电子振荡器
              1. 6.8.3.4.2.1.1 运行模式
                1. 6.8.3.4.2.1.1.1 晶体的工作模式
                2. 6.8.3.4.2.1.1.2 单端工作模式
              2. 6.8.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.8.3.4.2.2 石英晶体
          3. 6.8.3.4.3 正常运行
            1. 6.8.3.4.3.1 ESR – 有效串联电阻
            2. 6.8.3.4.3.2 Rneg - 负电阻
            3. 6.8.3.4.3.3 启动时间
            4. 6.8.3.4.3.4 DL – 驱动电平
          4. 6.8.3.4.4 如何选择晶体
          5. 6.8.3.4.5 测试
          6. 6.8.3.4.6 常见问题和调试提示
          7. 6.8.3.4.7 晶体振荡器规格
            1. 6.8.3.4.7.1 晶体振荡器电气特性
            2. 6.8.3.4.7.2 晶振等效串联电阻 (ESR) 要求
        5. 6.8.3.5 内部振荡器
          1. 6.8.3.5.1 内部振荡器电气特征
      4. 6.8.4  闪存参数
        1. 6.8.4.1 闪存参数
      5. 6.8.5  RAM 规格
      6. 6.8.6  ROM 规格
      7. 6.8.7  仿真/JTAG
        1. 6.8.7.1 JTAG 电气数据和时序
          1. 6.8.7.1.1 JTAG 时序要求
          2. 6.8.7.1.2 JTAG 开关特征
      8. 6.8.8  GPIO 电气数据和时序
        1. 6.8.8.1 GPIO - 输出时序
          1. 6.8.8.1.1 通用输出开关特征
        2. 6.8.8.2 GPIO - 输入时序
          1. 6.8.8.2.1 通用输入时序要求
        3. 6.8.8.3 输入信号的采样窗口宽度
      9. 6.8.9  中断
        1. 6.8.9.1 外部中断 (XINT) 电气数据和时序
          1. 6.8.9.1.1 外部中断时序要求
          2. 6.8.9.1.2 外部中断开关特征
      10. 6.8.10 低功耗模式
        1. 6.8.10.1 时钟门控低功耗模式
        2. 6.8.10.2 电源门控低功耗模式
        3. 6.8.10.3 低功耗模式唤醒时序
          1. 6.8.10.3.1 空闲模式时序要求
          2. 6.8.10.3.2 空闲模式开关特性
          3. 6.8.10.3.3 待机模式时序要求
          4. 6.8.10.3.4 待机模式开关特征
          5. 6.8.10.3.5 停机模式时序要求
          6. 6.8.10.3.6 停机模式开关特征
          7. 6.8.10.3.7 休眠模式时序要求
          8. 6.8.10.3.8 休眠模式开关特征
      11. 6.8.11 外部存储器接口 (EMIF)
        1. 6.8.11.1 异步内存支持
        2. 6.8.11.2 同步 DRAM 支持
        3. 6.8.11.3 EMIF 电气数据和时序
          1. 6.8.11.3.1 异步 RAM
            1. 6.8.11.3.1.1 EMIF 异步内存时序要求
            2. 6.8.11.3.1.2 EMIF 异步存储器开关特性
          2. 6.8.11.3.2 同步 RAM
            1. 6.8.11.3.2.1 EMIF 同步存储器时序要求
            2. 6.8.11.3.2.2 EMIF 同步存储器开关特征
    9. 6.9  模拟外设
      1. 6.9.1 模数转换器 (ADC)
        1. 6.9.1.1 ADC 可配置性
          1. 6.9.1.1.1 信号模式
        2. 6.9.1.2 ADC 电气数据和时序
          1. 6.9.1.2.1 ADC 工作条件（16 位差分模式）
          2. 6.9.1.2.2 ADC 特征（16 位差分模式）
          3. 6.9.1.2.3 ADC 工作条件（12 位单端模式）
          4. 6.9.1.2.4 ADC 特征（12 位单端模式）
          5. 6.9.1.2.5 ADCEXTSOC 时序要求
          6. 6.9.1.2.6 ADC 输入模型
            1. 6.9.1.2.6.1 差分输入模型参数
            2. 6.9.1.2.6.2 单端输入模型参数
          7. 6.9.1.2.7 ADC 时序图
            1. 6.9.1.2.7.1 12 位模式下的 ADC 时序（SYSCLK 周期）
            2. 6.9.1.2.7.2 16 位模式下的 ADC 时序
        3. 6.9.1.3 温度传感器电气数据和时序
          1. 6.9.1.3.1 温度传感器电气特征
      2. 6.9.2 比较器子系统 (CMPSS)
        1. 6.9.2.1 CMPSS 电气数据和时序
          1. 6.9.2.1.1 比较器电气特性
          2. 6.9.2.1.2 CMPSS DAC 静态电气特性
      3. 6.9.3 缓冲数模转换器 (DAC)
        1. 6.9.3.1 缓冲 DAC 电气数据和时序
          1. 6.9.3.1.1 缓冲 DAC 电气特性
        2. 6.9.3.2 CMPSS DAC 动态误差
    10. 6.10 控制外设
      1. 6.10.1 增强型采集 (eCAP)
        1. 6.10.1.1 eCAP 电气数据和时序
          1. 6.10.1.1.1 eCAP 时序要求
          2. 6.10.1.1.2 eCAP 开关特征
      2. 6.10.2 增强型脉宽调制器 (ePWM)
        1. 6.10.2.1 控制外设同步
        2. 6.10.2.2 ePWM 电气数据和时序
          1. 6.10.2.2.1 ePWM 时序要求
          2. 6.10.2.2.2 ePWM 开关特征
          3. 6.10.2.2.3 跳变区输入时序
            1. 6.10.2.2.3.1 跳变区输入时序要求
        3. 6.10.2.3 外部 ADC 转换启动电气数据和时序
          1. 6.10.2.3.1 外部 ADC 转换启动开关特征
      3. 6.10.3 增强型正交编码器脉冲 (eQEP)
        1. 6.10.3.1 eQEP 电气数据和时序
          1. 6.10.3.1.1 eQEP 时序要求
          2. 6.10.3.1.2 eQEP 开关特征
      4. 6.10.4 高分辨率脉宽调制器 (HRPWM)
        1. 6.10.4.1 HRPWM 电气数据和时序
          1. 6.10.4.1.1 高分辨率 PWM 时序要求
          2. 6.10.4.1.2 高分辨率 PWM 特征
      5. 6.10.5 Σ-Δ 滤波器模块 (SDFM)
        1. 6.10.5.1 SDFM 电气数据和时序（使用 ASYNC）
          1. 6.10.5.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
        2. 6.10.5.2 SDFM 电气数据和时序（使用 3 样片 GPIO 输入限定）：
          1. 6.10.5.2.1 使用 GPIO 输入限定（3 样本窗口）选项时的 SDFM 时序要求
    11. 6.11 通信外设
      1. 6.11.1 控制器局域网络 (CAN)
      2. 6.11.2 内部集成电路 (I2C)
        1. 6.11.2.1 I2C 电气数据和时序
          1. 6.11.2.1.1 I2C 时序要求
          2. 6.11.2.1.2 I2C 开关特征
          3. 6.11.2.1.3 I2C 时序图
      3. 6.11.3 多通道缓冲串行端口 (McBSP)
        1. 6.11.3.1 McBSP 电气数据和时序
          1. 6.11.3.1.1 McBSP 传输和接收时序
            1. 6.11.3.1.1.1 McBSP 时序要求
            2. 6.11.3.1.1.2 McBSP 开关特征
          2. 6.11.3.1.2 McBSP 作为 SPI 主器件或从器件时序
            1. 6.11.3.1.2.1 McBSP 作为 SPI 主器件的时序要求
            2. 6.11.3.1.2.2 McBSP 作为 SPI 主器件开关特征
            3. 6.11.3.1.2.3 McBSP 作为 SPI 从器件的时序要求
            4. 6.11.3.1.2.4 McBSP 作为 SPI 从器件开关特性
      4. 6.11.4 串行通信接口 (SCI)
      5. 6.11.5 串行外设接口 (SPI)
        1. 6.11.5.1 SPI 电气数据和时序
          1. 6.11.5.1.1 SPI 主模式时序
            1. 6.11.5.1.1.1 SPI 主模式时序要求
            2. 6.11.5.1.1.2 SPI 主模式开关特征（时钟相位 = 0）
            3. 6.11.5.1.1.3 SPI 主模式开关特征（时钟相位 = 1）
          2. 6.11.5.1.2 SPI 从模式时序
            1. 6.11.5.1.2.1 SPI 从模式时序要求
            2. 6.11.5.1.2.2 SPI 从模式开关特征
      6. 6.11.6 通用串行总线(USB)控制器
        1. 6.11.6.1 USB 电气数据和时序
          1. 6.11.6.1.1 USB 输入端口 DP 和 DM 时序要求
          2. 6.11.6.1.2 USB 输出端口 DP 和 DM 开关特征
      7. 6.11.7 通用并行端口 (uPP) 接口
        1. 6.11.7.1 uPP 电气数据和时序
          1. 6.11.7.1.1 uPP 时序要求
          2. 6.11.7.1.2 uPP 开关特征
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  存储器
      1. 7.3.1 C28x 存储器映射
      2. 7.3.2 闪存映射
      3. 7.3.3 EMIF 芯片选择存储器映射
      4. 7.3.4 外设寄存器内存映射
      5. 7.3.5 存储器类型
        1. 7.3.5.1 专用 RAM（Mx 和 Dx RAM）
        2. 7.3.5.2 本地共享 RAM (LSx RAM)
        3. 7.3.5.3 全局共享 RAM (GSx RAM)
        4. 7.3.5.4 CPU 消息 RAM (CPU MSGRAM)
        5. 7.3.5.5 CLA 消息 RAM (CLA MSGRAM)
    4. 7.4  标识
    5. 7.5  总线架构 - 外设连接
    6. 7.6  C28x 处理器
      1. 7.6.1 浮点单元
      2. 7.6.2 三角函数加速器
      3. 7.6.3 Viterbi、复杂数学和 CRC 单元 II (VCU-II)
    7. 7.7  控制律加速器
    8. 7.8  直接存储器存取
    9. 7.9  处理器间通信模块
    10. 7.10 引导 ROM 和外设引导
      1. 7.10.1 EMU 引导或仿真引导
      2. 7.10.2 等待引导模式
      3. 7.10.3 获取模式
      4. 7.10.4 引导加载器使用的外设引脚
    11. 7.11 双代码安全模块
    12. 7.12 计时器
    13. 7.13 带有看门狗计时器的非可屏蔽中断 (NMIWD)
    14. 7.14 看门狗
  9. 8 应用、实现和布局
    1. 8.1 应用和实施
    2. 8.2 器件主要特性
    3. 8.3 应用信息
      1. 8.3.1 典型应用
        1. 8.3.1.1 微型光伏逆变器
          1. 8.3.1.1.1 系统方框图
          2. 8.3.1.1.2 微型光伏逆变器资源
        2. 8.3.1.2 车载充电器 (OBC)
          1. 8.3.1.2.1 系统方框图
          2. 8.3.1.2.2 OBC 资源
        3. 8.3.1.3 电动汽车充电站电源模块
          1. 8.3.1.3.1 系统方框图
          2. 8.3.1.3.2 电动汽车充电站电源模块资源
  10. 9 器件和文档支持
    1. 9.1 器件和开发支持工具命名规则
    2. 9.2 标识
    3. 9.3 工具与软件
    4. 9.4 文档支持
    5. 9.5 支持资源
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 出口管制提示
    9. 9.9 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

6.8.1.1 信号引脚要求

在为器件供电之前，不能对任何数字引脚施加比 VDDIO 高 0.3V 以上的电压，也不能对任何模拟引脚（包括 VREFHI）施加比 VDDA 高 0.3V 以上的电压。