ZHCSYT4A August   2025  – April 2026 LMKDB1202 , LMKDB1204 , LMKDB1208

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息 
    5. 6.5 电气特性
    6. 6.6 SMBus 时序要求
    7. 6.7 SBI 时序要求
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 输入特性
        1. 8.3.1.1 在器件断电时运行输入时钟
        2. 8.3.1.2 失效防护输入
        3. 8.3.1.3 输入配置
          1. 8.3.1.3.1 用于时钟输入的内部端接
          2. 8.3.1.3.2 交流耦合或直流耦合时钟输入
      2. 8.3.2 灵活的电源序列
        1. 8.3.2.1 PWRDN# 置为有效和置为无效
        2. 8.3.2.2 OE# 置为有效和置为无效
        3. 8.3.2.3 器件电源关闭时的时钟输入和 PWRGD/PWRDN# 行为
      3. 8.3.3 LOS 和 OE
        1. 8.3.3.1 同步 OE
        2. 8.3.3.2 OE 控制
          1. 8.3.3.2.1 OE 映射
        3. 8.3.3.3 自动输出禁用
        4. 8.3.3.4 LOS 检测
      4. 8.3.4 输出特性
        1. 8.3.4.1 输出组
        2. 8.3.4.2 双端接
        3. 8.3.4.3 可编程输出压摆率
          1. 8.3.4.3.1 通过 SMBus 进行压摆率控制
        4. 8.3.4.4 可编程输出摆幅
        5. 8.3.4.5 准确的输出阻抗
        6. 8.3.4.6 可编程输出阻抗
    4. 8.4 器件功能模式
      1. 8.4.1 SMBus 模式
      2. 8.4.2 SBI 模式
      3. 8.4.3 引脚模式
  10. 9 寄存器映射
    1. 9.1 LMKDB1204 寄存器
    2. 9.2 LMKDB1208 寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

5 引脚配置和功能

图 5-1 LMKDB1208 6mm × 6mm VQFN 封装48 引脚顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-1 LMKDB1208 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN0_P 4 I 差分时钟输入 0。
CLKIN0_N 5 I
CLKIN1_P 8 I 差分时钟输入 1。
CLKIN1_N 9 I
时钟输出
CLK0_P 45 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N 46 O
CLK1_P 40 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 41 O
CLK2_P 37 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 38 O
CLK3_P 32 O LP-HCSL 差分时钟输出 3。如果未使用，则不连接。
CLK3_N 33 O
CLK4_P 26 O LP-HCSL 差分时钟输出 4。如果未使用，则不连接。
CLK4_N 27 O
CLK5_P 22 O LP-HCSL 差分时钟输出 5。如果未使用，则不连接。
CLK5_N 23 O
CLK6_P 19 O LP-HCSL 差分时钟输出 6。如果未使用，则不连接。
CLK6_N 20 O
CLK7_P 14 O LP-HCSL 差分时钟输出 7。如果未使用，则不连接。
CLK7_N 15 O
POWER
VDDA 31 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅节 10.3。
VDD_IN0 6 P CLKIN0 的电源
VDD_IN1 12 P CLKIN1 的电源
VDD_DIG 2 P 数字的电源
VDDO_BANK1 13、21、28 P 输出组 1 的电源（OUT4 至 OUT7）。
VDDO_BANK0 30、39、47 P 输出组 0 的电源（OUT0 至 OUT3）。
GND 48 G 器件接地端。
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
^OE0# 44 I 控制 CLK0 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE1# 43 I 控制 CLK1 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE2# 35 I 控制 CLK2 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^/vOE3#/SBI_CLK 34 I 控制 CLK3 的低电平有效输入。SBI_EN 引脚控制该引脚的功能。

OE 模式，启用内部上拉电阻：0 = 有效输出，1 = 无效输出。

边带模式，启用内部下拉电阻：SBI 时钟输入。
^/vOE4#/SBI_IN 25 I 控制 CLK4 的低电平有效输入。SBI_EN 引脚控制该引脚的功能。

OE 模式，启用内部上拉电阻：0 = 有效输出，1 = 无效输出。

边带模式，启用内部下拉电阻：SBI 数据输入。
^OE5# 24 I 控制 CLK5 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^/vOE6#/SHFT_LD# 18 I 控制 CLK6 的低电平有效输入。SBI_EN 引脚控制该引脚的功能。OE 模式，启用内部上拉电阻：

0 = 有效输出，1 = 无效输出。

边带模式，启用内部下拉电阻：SBI 锁存寄存器输入。
^OE7#/SBI_OUT 16 I 或 O 控制 CLK7 的低电平有效输入。内部上拉电阻。SBI_EN 引脚控制该引脚的功能。

OE 模式：0 = 有效输出，1 = 无效输出。

SBI 模式：SBI 移位寄存器数据输出。
^vCLKIN_SEL_tri 17 I 3 级时钟输入选择。内部上拉和下拉电阻。

低电平 = CLKIN0 进入所有输出

中电平 = CLKIN0 进入组 0，CLKIN1 进入组 1

高电平 = CLKIN1 进入所有输出
^PWRGD/PWRDN# 3 I 电源正常/断电低电平有效。多功能输入引脚。内部上拉电阻。

在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件

在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。

低电平 = 断电模式

高电平 = 正常运行模式
vSBI_EN 42 I SBI 使能。内部下拉电阻。上电后请勿更改该引脚的状态。

上电时为低电平 = 禁用 SBI 接口。引脚 16、18、25 和 34 用作 OE 引脚。

上电时为高电平 = 启用 SBI 接口。引脚 16、18、25 和 34 用作 SBI 接口引脚。SMBus 和其他 OE 引脚保持正常工作。
^vSADR1_tri 36 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
^vSADR0_tri 7 I SMBus 地址 3 电平输入引脚。内部上拉和下拉电阻。
vZOUT_SEL 1 I LP-HCSL 差分时钟输出阻抗选择。内部下拉电阻。

低电平 = 85Ω。

高电平 = 100Ω。
LOS# 29 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
SMB_DATA 10 I/O SMBus 数据。需要外部上拉电阻。如果未使用，则不连接。
SMB_CLK 11 I SMBus 时钟。需要外部上拉电阻。如果未使用，则不连接。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。具有“^/v”的引脚具有基于所选功能的内部上拉或下拉电阻。
(3) “#”符号表示低电平有效。
图 5-2 LMKDB1204 4mm × 4mm VQFN 封装 28 引脚 顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-2 LMKDB1204 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN0_P 2 I 差分时钟输入 0。
CLKIN0_N 3 I
CLKIN1_P 5 I 差分时钟输入 1。
CLKIN1_N 6 I
时钟输出
CLK0_P 23 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK0_N 24 O
CLK1_P 20 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 21 O
CLK2_P 13 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 14 O
CLK3_P 10 O LP-HCSL 差分时钟输出 0。如果未使用，则不连接。
CLK3_N 11 O
POWER
VDDA 18 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅节 10.3。
VDD_IN0 4 P CLKIN0 的电源
VDD_IN1 7 P CLKIN1 的电源
VDD_DIG 26 P 数字的电源
VDDO_BANK1 12 P 输出组 1 的电源（OUT4 至 OUT7）。
VDDO_BANK0 22 P 输出组 0 的电源（OUT0 至 OUT3）。
GND 27 G 器件接地端。
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
^OE0# 25 I 控制 CLK0 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE1# 19 I 控制 CLK1 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE2# 16 I 控制 CLK2 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE3#/SMB_CLK 9 I CLK3 低电平有效/SMBus 时钟的输出使能。内部上拉电阻。功能由上电时引脚 15 (SMB_EN) 的状态决定。当用作 SMBus 时钟引脚时，需要外部上拉电阻。如果未使用，则不连接。
^vCLKIN_SEL_tri/SMB_DATA 8 I 3 级时钟输入选择/SMBus 数据。内部上拉和下拉电阻。功能由上电时引脚 15 (SMB_EN) 的状态决定。

当用作 CLKIN_SEL_TRI 引脚时：

低电平 = CLKIN0 进入所有输出

中电平 = CLKIN0 进入组 0，CLKIN1 进入组 1

高电平 = CLKIN1 进入所有输出

当用作 SMBus 数据引脚时，需要外部上拉电阻。
vPWRGD/PWRDN# 1 I 电源正常/断电低电平有效。多功能输入引脚。内部下拉电阻。

在第一次从低电平转换到高电平时，用作电源正常引脚以启动器件

在随后的低电平/高电平转换中，用作断电低电平有效引脚，控制器件进入或退出断电模式。

低电平 = 断电模式

高电平 = 正常运行模式
vSMB_EN 15 I SMBus 使能。内部下拉电阻。上电后请勿更改该引脚的状态。

上电时为低电平 = 禁用 SMBus。引脚 8 是 CLKIN_SEL_tri，引脚 9 是 OE3#。

上电时为高电平 = 启用 SMBus。引脚 8 是 SMB_DATA，引脚 9 是 SMB_CLK。
vZOUT_SEL 28 I LP-HCSL 差分时钟输出阻抗选择。内部下拉电阻。

低电平 = 85Ω。

高电平 = 100Ω。
LOS# 17 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。具有“^/v”的引脚具有基于所选功能的内部上拉或下拉电阻。
(3) “#”符号表示低电平有效。
图 5-3 LMKDB1202 3mm × 3mm VQFN 封装20 引脚顶视图
图例
时钟输入 时钟输出 POWER
GND 逻辑控制/状态 无连接
表 5-3 LMKDB1202 引脚功能
引脚 类型(1) 说明
名称(2)(3) 编号
时钟输入
CLKIN0_P 1 I 差分时钟输入 0。
CLKIN0_N 2 I
CLKIN1_P 4 I 差分时钟输入 1。
CLKIN1_N 5 I
时钟输出
CLK1_P 16 O LP-HCSL 差分时钟输出 1。如果未使用，则不连接。
CLK1_N 17 O
CLK2_P 9 O LP-HCSL 差分时钟输出 2。如果未使用，则不连接。
CLK2_N 10 O
POWER
VDD 14 P 模拟电源。建议进行额外的电源滤波。有关详细信息，请参阅节 10.3。
VDD_IN0 3 P CLKIN0 的电源
VDD_IN1 6 P CLKIN1 的电源
VDD_DIG 19 P 数字的电源
VDDO_BANK1 8 P 输出组 1 的电源。
VDDO_BANK0 18 P 输出组 0 的电源。
GND 20 G 器件接地端。
散热焊盘 (GND) Pad G 器件接地，散热焊盘。
逻辑控制/状态
^OE1# 15 I 控制 CLK1 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^OE2# 12 I 控制 CLK2 的低电平有效输入。内部上拉电阻。

0 = 输出有效，1 = 输出无效
^vCLKIN_SEL_tri 7 I 3 级时钟输入选择。内部上拉和下拉电阻。

低电平 = CLKIN0 进入所有输出

中电平 = CLKIN0 进入组 0，CLKIN1 进入组 1

高电平 = CLKIN1 进入所有输出
vZOUT_SEL 11 I LP-HCSL 差分时钟输出阻抗选择。内部下拉电阻。

低电平 = 85Ω。

高电平 = 100Ω。
LOS# 13 O 输入时钟信号丢失低电平有效/无连接。开漏。需要外部上拉电阻。

低电平 = 输入时钟无效。

高电平 = 输入时钟有效。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源，NC = 无连接
(2) 前缀为“^”的引脚有一个内部上拉电阻器。前缀为“v”的引脚有一个内部下拉电阻器。带“^v”的引脚具有内部上拉电阻和内部下拉电阻，因此当引脚悬空时会选择中电平。具有“^/v”的引脚具有基于所选功能的内部上拉或下拉电阻。
(3) “#”符号表示低电平有效。