ZHCSXS1 January   2025 SN54SC8T165-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 开关特性
    7. 5.7 计时特点
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 推挽式输出
      2. 7.3.2 SCxT 增强输入电压
        1. 7.3.2.1 升压转换
        2. 7.3.2.2 降压转换
      3. 7.3.3 钳位二极管结构
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.1 概述

SN54SC8T165-SEP 器件是一个并联或串联输入、串联输出 8 位移位寄存器。该器件具有两种运行模式：加载数据和移位数据，这两种模式由 SH/LD 输入控制。输出电平以电源电压 (VCC) 为基准，并支持 1.8V、2.5V、3.3V 和 5V CMOS 电平。

器件计时时，数据通过串行输出 QH 传输。当移位/负载 (SH/LD) 输入为低电平时，可支持八个单独的直接数据输入，从而实现在每个级的并行输入。SN54SC8T165-SEP 具有时钟抑制功能和补充串行输出 QH。

计时通过时钟 (CLK) 输入由低电平到高电平的转换完成，同时 SH/LD 保持高电平且时钟抑制 (CLK INH) 保持低电平。CLK 和 CLK INH 的功能可互换。由于低 CLK 和 CLK INH 由低到高的转换可以实现计时，因此仅当 CLK 为高电平时才能将 CLK INH 更改为高电平。SH/LD 保持高电平时，可抑制并行负载。当 SH/LD 保持低电平时（与 CLK、CLK INH 或 SER 的电平无关），将启用寄存器并行输入。