ZHCSXB7 November   2024 TAA3020

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求：I2C 接口
    7. 5.7  开关特性：I2C 接口
    8. 5.8  时序要求：TDM、I2S 或 LJ 接口
    9. 5.9  开关特性：TDM、I2S 或 LJ 接口
    10. 5.10 时序要求：PDM 数字麦克风接口
    11. 5.11 开关特性：PDM 数字麦克风接口
    12. 5.12 时序图
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  串行接口
        1. 6.3.1.1 控制串行接口
        2. 6.3.1.2 音频串行接口
          1. 6.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 6.3.1.2.2 IC 间音频 (I2S) 接口
          3. 6.3.1.2.3 左对齐 (LJ) 接口
        3. 6.3.1.3 通过共享总线使用多个器件
      2. 6.3.2  锁相环 (PLL) 和时钟生成
      3. 6.3.3  输入通道配置
      4. 6.3.4  基准电压
      5. 6.3.5  可编程麦克风偏置
      6. 6.3.6  信号链处理
        1. 6.3.6.1 可编程通道增益和数字音量控制
        2. 6.3.6.2 可编程通道增益校准
        3. 6.3.6.3 可编程通道相位校准
        4. 6.3.6.4 可编程数字高通滤波器
        5. 6.3.6.5 可编程数字双二阶滤波器
        6. 6.3.6.6 可编程通道加法器和数字混频器
        7. 6.3.6.7 可配置数字抽取滤波器
          1. 6.3.6.7.1 线性相位滤波器
            1. 6.3.6.7.1.1 采样速率：7.35kHz 至 8kHz
            2. 6.3.6.7.1.2 采样速率：14.7kHz 至 16kHz
            3. 6.3.6.7.1.3 采样速率：22.05kHz 至 24kHz
            4. 6.3.6.7.1.4 采样速率：29.4kHz 至 32kHz
            5. 6.3.6.7.1.5 采样速率：44.1kHz 至 48kHz
            6. 6.3.6.7.1.6 采样速率：88.2kHz 至 96kHz
            7. 6.3.6.7.1.7 采样速率：176.4kHz 至 192kHz
            8. 6.3.6.7.1.8 采样速率：352.8kHz 至 384kHz
            9. 6.3.6.7.1.9 采样速率：705.6kHz 至 768kHz
          2. 6.3.6.7.2 低延迟滤波器
            1. 6.3.6.7.2.1 采样速率：14.7kHz 至 16kHz
            2. 6.3.6.7.2.2 采样速率：22.05kHz 至 24kHz
            3. 6.3.6.7.2.3 采样速率：29.4kHz 至 32kHz
            4. 6.3.6.7.2.4 采样速率：44.1kHz 至 48kHz
            5. 6.3.6.7.2.5 采样速率：88.2kHz 至 96kHz
            6. 6.3.6.7.2.6 采样速率：176.4kHz 至 192kHz
          3. 6.3.6.7.3 超低延迟滤波器
            1. 6.3.6.7.3.1 采样速率：14.7kHz 至 16kHz
            2. 6.3.6.7.3.2 采样速率：22.05kHz 至 24kHz
            3. 6.3.6.7.3.3 采样速率：29.4kHz 至 32kHz
            4. 6.3.6.7.3.4 采样速率：44.1kHz 至 48kHz
            5. 6.3.6.7.3.5 采样速率：88.2kHz 至 96kHz
            6. 6.3.6.7.3.6 采样速率：176.4kHz 至 192kHz
            7. 6.3.6.7.3.7 采样速率：352.8kHz 至 384kHz
      7. 6.3.7  自动增益控制器 (AGC)
      8. 6.3.8  语音活动检测 (VAD)
      9. 6.3.9  数字 PDM 麦克风录音通道
      10. 6.3.10 中断、状态和数字 I/O 引脚多路复用
    4. 6.4 器件功能模式
      1. 6.4.1 睡眠模式或软件关断
      2. 6.4.2 工作模式
      3. 6.4.3 软件复位
    5. 6.5 编程
      1. 6.5.1 控制串行接口
        1. 6.5.1.1 I2C 控制接口
          1. 6.5.1.1.1 常规 I2C 运行
            1. 6.5.1.1.1.1 I2C 单字节和多字节传输
              1. 6.5.1.1.1.1.1 I2C 单字节写入
              2. 6.5.1.1.1.1.2 I2C 多字节写入
              3. 6.5.1.1.1.1.3 I2C 单字节读取
              4. 6.5.1.1.1.1.4 I2C 多字节读取
  8. 7 寄存器映射
    1. 7.1 器件配置寄存器
    2. 7.2 Page_0 寄存器
    3. 7.3 Page_1 寄存器
    4. 7.4 可编程系数寄存器
      1. 7.4.1 可编程系数寄存器：第 2 页
      2. 7.4.2 可编程系数寄存器：第 3 页
      3. 7.4.3 可编程系数寄存器：第 4 页
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 双通道模拟麦克风录音
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
          1. 8.2.1.2.1 EVM 设置的器件寄存器配置脚本示例
      2. 8.2.2 四通道数字 PDM 麦克风录音
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 详细设计过程
          1. 8.2.2.2.1 EVM 设置的器件寄存器配置脚本示例
    3. 8.3 应做事项和禁止事项
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装选项附录
    2. 11.2 卷带包装信息

6.3.1.2 音频串行接口

数字音频数据通过数字音频串行接口 (ASI) 或音频总线，在主机处理器和 TAA3020 之间流动。这个高度灵活的 ASI 总线包含用于多通道运行的 TDM 模式、I2S 或左对齐协议格式支、可编程数据长度选项、各总线时钟线的主从灵活配置，以及直接与系统中多个器件进行通信的能力。

总线协议 TDM、I2S 或左平衡 (LJ) 格式可以通过使用 ASI_FORMAT[1:0] (P0_R7_D[7:6]) 寄存器位进行选择。如表 6-2 和表 6-3 所示，这些模式都是最高有效字节 (MSB) 优先的脉冲编码调制 (PCM) 数据格式，输出通道数据字长可以通过配置 ASI_WLEN[1:0] (P0_R7_D[5:4]) 寄存器位编程为 16、20、24 或 32 位。

表 6-2 音频串行接口格式
P0_R7_D[7:6]：ASI_FORMAT[1:0] 音频串行接口格式
00（默认值） 时分多路复用 (TDM) 模式
01 IC 间音频 (I2S) 模式
10 左对齐 (LJ) 模式
11 保留（不使用此设置）
表 6-3 音频输出通道数据字长
P0_R7_D[5:4]：ASI_WLEN[1:0] 音频输出通道数据字长
00 输出通道数据字长设置为 16 位
01 输出通道数据字长设置为 20 位
10 输出通道数据字长设置为 24 位
11（默认值） 输出通道数据字长设置为 32 位

帧同步引脚 FSYNC 在该音频总线协议中用于定义帧的起始，并具有与输出数据采样速率相同的频率。位时钟引脚 BCLK 用于通过串行总线在时钟沿输出数字音频数据。一个帧中的位时钟周期数必须能够容纳具有编程数据字长的多个器件活动输出通道。

一个帧包含多个时分通道时隙（最多 64 个），以允许一个 TAA3020 器件或共享同一音频总线的多个该器件在音频总线上完成所有输出通道音频数据传输。该器件支持最多 4 个输出通道，这些通道可配置为将其音频数据放在总线时隙 0 至时隙 63 上。表 6-4 列出了输出通道时隙配置设置。在 I2S 和 LJ 模式下，时隙分为两组，即左通道时隙和右通道时隙，如IC 间音频 (I2S) 接口 和左对齐 (LJ) 接口 一节所述。

表 6-4 输出通道时隙分配设置
P0_R11_D[5:0]：CH1_SLOT[5:0] 输出通道 1 时隙分配
00 0000 = 0d（默认值） 时隙 0 用于 TDM，或左侧时隙 0 用于 I2S、LJ。
00 0001 = 1d 时隙 1 用于 TDM，或左侧时隙 1 用于 I2S、LJ。
… …
01 1111 = 31d 时隙 31 用于 TDM，或左侧时隙 31 用于 I2S、LJ。
10 0000 = 32d 时隙 32 用于 TDM，或右侧时隙 0 用于 I2S、LJ。
… …
11 1110 = 62d 时隙 62 用于 TDM，或右侧时隙 30 用于 I2S、LJ。
11 1111 = 63d 时隙 63 用于 TDM，或右侧时隙 31 用于 I2S、LJ。

同样，可以分别使用 CH2_SLOT (P0_R12) 至 CH8_SLOT (P0_R18) 寄存器来完成输出通道 2 至通道 8 的时隙分配设置。

时隙字长与为器件设置的输出通道数据字长相同。如果所有 TAA3020 器件在系统中共用同一 ASI 总线，则必须将所有器件的输出通道数据字长设置为相同的值。系统中 ASI 总线可能的最大时隙数受限于可用总线带宽，该带宽取决于 BCLK 频率、使用的输出数据采样速率以及配置的通道数据字长。

该器件还包括一项功能，可将时隙数据传输开始相对于帧同步偏移多达 31 个位时钟周期。表 6-5 列出了可编程的偏移配置设置。

表 6-5 ASI 时隙开始的可编程偏移设置
P0_R8_D[4:0]：TX_OFFSET[4:0] 时隙数据传输开始的可编程偏移设置
0 0000 = 0d（默认值） 该器件遵循标准协议时序，没有任何偏移。
0 0001 = 1d 与标准协议时序相比，时隙开始会偏移一个 BCLK 周期。
对于 I2S 或 LJ，与标准协议时序相比，左侧和右侧时隙开始会偏移一个 BCLK 周期。
...... ......
1 1110 = 30d 与标准协议时序相比，时隙开始会偏移 30 个 BCLK 周期。
对于 I2S 或 LJ，与标准协议时序相比，左侧和右侧时隙开始会偏移 30 个 BCLK 周期。
1 1111 = 31d 与标准协议时序相比，时隙开始会偏移 31 个 BCLK 周期。
对于 I2S 或 LJ，与标准协议时序相比，左侧和右侧时隙开始会偏移 31 个 BCLK 周期。

与标准协议时序中使用的默认 FSYNC 极性相比，该器件还能够反转帧同步引脚 FSYNC 的极性，用于传输音频数据。该功能可以使用 FSYNC_POL (P0_R7_D3) 寄存器位来设置。同样，该器件可以反转位时钟引脚 BCLK 的极性，而这可以使用 BCLK_POL (P0_R7_D2) 寄存器位来设置。