ZHCSUP0A March   2024  – September 2024 DLPC964

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输入高速串行 (HSS) 接口
      2. 6.3.2 块接口
      3. 6.3.3 控制接口
        1. 6.3.3.1 看门狗
        2. 6.3.3.2 LOAD2
          1. 6.3.3.2.1 LOAD2 行寻址
          2. 6.3.3.2.2 LOAD2 块清除
        3. 6.3.3.3 接收器低功耗模式启用
        4. 6.3.3.4 DMD 高速串行接口 (HSSI) 复位
        5. 6.3.3.5 DMD 电源使能
      4. 6.3.4 用户 K-Data 接口
      5. 6.3.5 状态接口
        1. 6.3.5.1 INIT_DONE
        2. 6.3.5.2 MCP_ACTIVE
        3. 6.3.5.3 BLKLOADZ
        4. 6.3.5.4 高速串行接口 (HSSI) 总线错误
        5. 6.3.5.5 IRQZ
      6. 6.3.6 复位、系统时钟和电源正常
        1. 6.3.6.1 控制器复位
        2. 6.3.6.2 主振荡器时钟
        3. 6.3.6.3 DMD HSSI 总线振荡器时钟
        4. 6.3.6.4 POWERGOOD 和 DMDPOWERGOOD
      7. 6.3.7 I2C 接口
        1. 6.3.7.1 配置引脚
        2. 6.3.7.2 通信接口
          1. 6.3.7.2.1 命令格式
      8. 6.3.8 DMD (HSSI) 接口
        1. 6.3.8.1 Park 控制
        2. 6.3.8.2 可配置 HSSI 设置
      9. 6.3.9 闪存 PROM 接口
        1. 6.3.9.1 JTAG 接口
    4. 6.4 器件功能模式
      1. 6.4.1 DLPC964 Aurora 64B/66B 输入数据和命令写入周期
        1. 6.4.1.1 块模式运行（块以块控制字开始）
          1. 6.4.1.1.1 块清除和块置位
          2. 6.4.1.1.2 图像方向 - 块加载递增/递减
          3. 6.4.1.1.3 单通道模式
        2. 6.4.1.2 DMD 位平面数据输入（四路输入模式）
        3. 6.4.1.3 DMD 位平面数据输入（单路输入模式）
        4. 6.4.1.4 块完成（DMDLOAD_REQ 和 BLKLOADZ）
      2. 6.4.2 DMD 行操作
      3. 6.4.3 块载入地址选择
      4. 6.4.4 块模式选择
      5. 6.4.5 微镜时钟脉冲 (MCP)
    5. 6.5 寄存器映射
      1. 6.5.1 寄存器表概述
        1. 6.5.1.1  FPGA_INTERRUPT_STATUS 寄存器
        2. 6.5.1.2  FPGA_INTERRUPT_ENABLE_CONTROL 寄存器
        3. 6.5.1.3  FPGA_MAIN_STATUS 寄存器
        4. 6.5.1.4  FPGA_VERSION 寄存器
        5. 6.5.1.5  FPGA_MAIN_CTRL 寄存器
        6. 6.5.1.6  SELF_TEST_REG 寄存器
        7. 6.5.1.7  DMDIF_ERROR_STATUS_CLR 寄存器
        8. 6.5.1.8  DMDIF_ERROR_STATUS 寄存器
        9. 6.5.1.9  PRBS7_MACRO0_TEST_RESULT 寄存器
        10. 6.5.1.10 PRBS7_MACRO1_TEST_RESULT 寄存器
        11. 6.5.1.11 PRBS7_MACRO2_TEST_RESULT 寄存器
        12. 6.5.1.12 PRBS7_MACRO3_TEST_RESULT 寄存器
        13. 6.5.1.13 PRBS7_TEST_CONTROL 寄存器
        14. 6.5.1.14 PRBS7_TEST_RUNSTATUS 寄存器
        15. 6.5.1.15 LS_BUS_TEST_RESULT 寄存器
        16. 6.5.1.16 DMD_TYPE 寄存器
        17. 6.5.1.17 HSS_RESET 寄存器
        18. 6.5.1.18 HSS_CHANNEL_STATUS 寄存器
        19. 6.5.1.19 HSS_LANE_STATUS 寄存器
        20. 6.5.1.20 HSS_CH0_SOFTERROR_COUNT 寄存器
        21. 6.5.1.21 HSS_CH1_SOFTERROR_COUNT 寄存器
        22. 6.5.1.22 HSS_CH2_SOFTERROR_COUNT 寄存器
        23. 6.5.1.23 HSS_CH3_SOFTERROR_COUNT 寄存器
        24. 6.5.1.24 HSS_SOFTERROR_COUNT_RESET 寄存器
        25. 6.5.1.25 HSSI_Channel_0_DMD_Data_GT_Cell_Control 寄存器
        26. 6.5.1.26 HSSI_Channel_0_DMD_Clock_GT_Cell_Control 寄存器
        27. 6.5.1.27 HSSI_Channel_1_DMD_Data_GT_Cell_Control 寄存器
        28. 6.5.1.28 HSSI_Channel_1_DMD_Clock_GT_Cell_Control 寄存器
        29. 6.5.1.29 HSSI_Channel_2_DMD_Data_GT_Cell_Control 寄存器
        30. 6.5.1.30 HSSI_Channel_2_DMD_Clock_GT_Cell_Control 寄存器
        31. 6.5.1.31 HSSI_Channel_3_DMD_Data_GT_Cell_Control 寄存器
        32. 6.5.1.32 HSSI_Channel_3_DMD_Clock_GT_Cell_Control 寄存器
        33. 6.5.1.33 HSSI_DMD_Vcm_Value 寄存器
        34. 6.5.1.34 TEST_DMD_ID 寄存器
        35. 6.5.1.35 TEST_DMD_FUSE1 寄存器
        36. 6.5.1.36 TEST_DMD_FUSE2 寄存器
        37. 6.5.1.37 TEST_DMD_FUSE3 寄存器
        38. 6.5.1.38 TEST_DMD_FUSE4 寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 高速直接成像应用
      2. 7.2.2 设计要求
      3. 7.2.3 详细设计过程
      4. 7.2.4 DMD 微镜切换性能图
    3. 7.3 连接到 DLPC964 控制器高速串行 (HSS) Aurora 64B/66B 输入
      1. 7.3.1 工作原理
        1. 7.3.1.1 块以块控制字开始
        2. 7.3.1.2 块以 DMDLOAD_REQ 完成
        3. 7.3.1.3 DMDLOAD_REQ 建立时间要求
        4. 7.3.1.4 单通道传输模式
        5. 7.3.1.5 DMD 块阵列数据映射
    4. 7.4 电源相关建议
      1. 7.4.1 电源分配和要求
      2. 7.4.2 断电要求
    5. 7.5 布局
      1. 7.5.1 布局指南
        1. 7.5.1.1 PCB 设计标准
        2. 7.5.1.2 信号层
        3. 7.5.1.3 常规 PCB 布线
          1. 7.5.1.3.1 布线最小间距
          2. 7.5.1.3.2 布线长度匹配
            1. 7.5.1.3.2.1 HSSI 输出总线偏移
            2. 7.5.1.3.2.2 Aurora 64B/66B 输入总线偏移
              1. 7.5.1.3.2.2.1 其他时序关键型信号
          3. 7.5.1.3.3 布线阻抗和布线优先级
      2. 7.5.2 电源和接地平面
      3. 7.5.3 电源过孔
      4. 7.5.4 去耦
    6. 7.6 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

7.2.3 详细设计过程

为 DLPC964 通电后，APPS FPGA 会监测 DONE_0 信号以确定 DLPC964 何时完成配置。APPS FPGA 接下来会监测 INIT_DONE 信号，以确定 DLPC964 何时完成其内部初始化例程并将 DMD 配置为正常运行。另一种方法是使用 I2C 接口请求初始化状态。可通过该接口请求有关初始化、版本和 ID 的信息。

要定义 DMD 块的开始，APPS FPGA 必须通过 HSS 通道 0 输入将块控制字数据包发送到 DLPC964。DLPC964 控制器不会使用通过 Aurora 64B/66B 通道 1、2 和 3 发送的控制字数据包，而是将这些数据包忽略。块控制字发送到 DLPC964 控制器后，APPS FPGA 可以开始通过全部四个 Aurora 64B/66B 通道将数据加载到 DLPC964 控制器。全部四个 Aurora 64B/66B 通道上的数据传输完成后，APPS FPGA 必须将 DMDLOAD_REQ 置为有效以向 DLPC964 控制器指示 DMD 块结束，并触发该控制器执行块控制字中编码的操作。当 DLPC964 控制器执行块控制字中编码的操作时，该控制器会将 BLKLOADZ 信号置为有效。BLKLOADZ 信号被置为无效后，APPS FPGA 就可以自由地向 DLPC964 控制器发送下一个块控制字数据包。

在全部四个 Aurora 64B/66B 通道上进行块控制字数据包及后续数据加载期间，APPS FPGA 应设置 BLKADDR 和 BLKMODE 信号以实现所需的 MCP 操作。当 DLPC964 将 BLKLOADZ 信号置为无效，并且所需 DMD 块的数据加载操作完成后，可以将 MCP_START 置为有效，以开始所需的 MCP 操作并在 DMD 微镜上显示加载的数据。在 MCP_START 操作过程中，DLPC964 将 MCP_ACTIVE 置为有效，以向 APPS FPGA 发送信号，指明当前正在进行 MCP 微镜操作。