ZHCSUH0H August   2007  – July 2025 CDCE949 , CDCEL949

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 EEPROM 规格
    7. 5.7 时序要求：CLK_IN
    8. 5.8 时序要求：SDA/SCL
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端设置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
  9. 8 寄存器映射
    1. 8.1 SDA/SCL 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 扩频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 开发支持
    2. 10.2 相关文档
    3. 10.3 相关链接
    4. 10.4 接收文档更新通知
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

8.1 SDA/SCL 配置寄存器

用户可配置时钟输入、控制引脚、PLL 和输出级。以下各表和说明介绍了 CDCEx949 的可编程功能。所有设置均可通过 SDA/SCL 总线手动写入器件，或者使用 TI Pro Clock 软件轻松进行编程。用户可通过 TI Pro Clock 软件快速执行所有设置，并自动计算值以实现最低抖动的优化性能。

表 8-1 SDA/SCL 寄存器
地址偏移 寄存器说明 TABLE
00h 通用配置寄存器 表 8-3
10h PLL1 配置寄存器 表 8-4
20h PLL2 配置寄存器 表 8-5
30h PLL3 配置寄存器 表 8-6
40h PLL4 配置寄存器 表 8-7

以下页面上配置寄存器表格中灰色高亮显示的位属于控制引脚寄存器。用户最多可以预定义八种不同的控制设置。然后，可通过外部控制引脚 S0、S1 和 S2 选择这些设置（参见控制终端设置）。

表 8-2 配置寄存器、外部控制引脚
外部控制引脚 Y1 PLL1 设置 PLL2 设置 PLL3 设置 PLL4 设置
输出选择 频率选择 SSC 选择 输出选择 频率选择 SSC 选择 输出选择 频率选择 SSC 选择 输出选择 频率选择 SSC 选择 输出选择
S2 S1 S0 Y1 FS1 SSC1 Y2Y3 FS2 SSC2 Y4Y5 FS3 SSC3 Y6Y7 FS4 SSC4 Y8Y9
0 0 0 Y1_0 FS1_0 SSC1_0 Y2Y3_0 FS2_0 SSC2_0 Y4Y5_0 FS3_0 SSC3_0 Y6Y7_0 FS4_0 SSC4_0 Y8Y9_0
0 0 1 Y1_1 FS1_1 SSC1_1 Y2Y3_1 FS2_1 SSC2_1 Y4Y5_1 FS3_1 SSC3_1 Y6Y7_1 FS4_1 SSC4_1 Y8Y9_1
0 1 0 Y1_2 FS1_2 SSC1_2 Y2Y3_2 FS2_2 SSC2_2 Y4Y5_2 FS3_2 SSC3_2 Y6Y7_2 FS4_2 SSC4_2 Y8Y9_2
0 1 1 Y1_3 FS1_3 SSC1_3 Y2Y3_3 FS2_3 SSC2_3 Y4Y5_3 FS3_3 SSC3_3 Y6Y7_3 FS4_3 SSC4_3 Y8Y9_3
1 0 0 Y1_4 FS1_4 SSC1_4 Y2Y3_4 FS2_4 SSC2_4 Y4Y5_4 FS3_4 SSC3_4 Y6Y7_4 FS4_4 SSC4_4 Y8Y9_4
1 0 1 Y1_5 FS1_5 SSC1_5 Y2Y3_5 FS2_5 SSC2_5 Y4Y5_5 FS3_5 SSC3_5 Y6Y7_5 FS4_5 SSC4_5 Y8Y9_5
1 1 0 Y1_6 FS1_6 SSC1_6 Y2Y3_6 FS2_6 SSC2_6 Y4Y5_6 FS3_6 SSC3_6 Y6Y7_6 FS4_6 SSC4_6 Y8Y9_6
1 1 1 Y1_7 FS1_7 SSC1_7 Y2Y3_7 FS2_7 SSC2_7 Y4Y5_7 FS3_7 SSC3_7 Y6Y7_7 FS4_7 SSC4_7 Y8Y9_7
地址偏移量(1) 04h 13h 10h-12h 15h 23h 20h-22h 25h 33h 30h-32h 35h 43h 40h-42h 45h
(1) 地址偏移是指以下页面上配置寄存器中的字节地址。
表 8-3 通用配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
00h 7 E_EL xb 器件标识（只读）：“1”表示 CDCE949 (3.3V)，“0”表示 CDCEL949 (1.8V)
6:4 RID Xb 修订标识号（只读）
3:0 VID 1h 供应商标识号（只读）
01h 7 – 0b 保留 - 始终写入 0
6 EEPIP 0b EEPROM 编程状态(4)：（只读） 0 – EEPROM 编程完成
1 – EEPROM 处于编程模式
5 EELOCK 0b 永久锁定 EEPROM 数据(5)： 0 – EEPROM 未锁定
1 – EEPROM 永久锁定
4 PWDN 0b 器件断电（覆盖 S0/S1/S2 设置；配置寄存器设置保持不变）
注意：EEPROM 中的 PWDN 不能设为 1。
0 – 器件处于运行状态（启用所有 PLL 和所有输出）
1 – 器件断电（所有 PLL 处于断电状态，所有输出处于三态）
3:2 INCLK 00b 输入时钟选择： 00 – X-tal
01 – VCXO		 10 – LVCMOS
11 – 保留
1:0 TARGET_ADR 00b 目标接收器地址的可编程地址位 A0 和 A1
02h 7 M1 1b 输出 Y1 的时钟源选择： 0 – 输入时钟
1 – PLL1 时钟
6 SPICON 0b 引脚 22/23 的运行模式选择(6)
0 – 串行编程接口 SDA（引脚 23）和 SCL（引脚 22）
1 – 控制引脚 S1（引脚 23）和 S2（引脚 22）
5:4 Y1_ST1 11b Y1-State0/1 定义（适用于 Y1_ST1 和 Y1_ST0）
3:2 Y1_ST0 01b 00 – 器件断电（所有 PLL 处于断电状态且所有输出处于三态）
01 – Y1 禁用且输出处于三态
10 – Y1 禁用且输出为低电平
11 – Y1 启用（正常运行）
1:0 Pdiv1 [9:8] 001h 10 位 Y1 输出分频器 Pdiv1： 0 – 分频器复位和待机
1 至 1023 – 分频器值
03h 7:0 Pdiv1 [7:0]
04h 7 Y1_7 0b Y1_x 状态选择(7)
6 Y1_6 0b 0 – State0（按 Y1-State0 定义 [Y1_ST0] 预定义）
1 – State1（按 Y1-State1 定义 [Y1_ST1] 预定义）
5 Y1_5 0b
4 Y1_4 0b
3 Y1_3 0b
2 Y1_2 0b
1 Y1_1 1b
0 Y1_0 0b
05h 7:3 XCSEL 0Ah 晶体负载电容器选择(8)： 00h → 0pF
01h → 1pF
02h → 2pF
14h 至 1Fh → 20pF
CDCE949 CDCEL949
2:0 — 0b 保留 - 请勿写入 0 以外的数字
06h 7:1 BCOUNT 50h 7 位字节计数（定义下一次块读取传输时从该器件发送的字节数；必须读取所有字节才能正确完成读取周期。）
0 EEWRITE 0b 启动 EEPROM 写入周期(4)(9)
0 – 无 EEPROM 写入周期
1 – 启动 EEPROM 写入周期（内部配置寄存器保存至 EEPROM）
07h-0Fh — — 0h 保留 - 请勿写入 0 以外的数字
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置。
(4) 在 EEPROM 编程期间，在编程序列完成之前，不允许通过 SDA/SCL 总线向器件发送任何数据。但是，可以在编程序列期间读取数据（字节读取或块读取）。
(5) 如果该位在 EEPROM 中设置为高电平，则 EEPROM 中的实际数据将永久锁定，并且无法进一步编程。但是，仍可以通过 SDA/SCL 总线将数据写入内部寄存器，以动态更改器件功能。但新数据无法再保存到 EEPROM。EELOCK 仅在写入 EEPROM 时有效
(6) 只有在写入 EEPROM 时，控制引脚的选择才有效。一旦写入 EEPROM，串行编程引脚将不再可用。但是，如果 VDDOUT 被强制设为 GND，则两个控制引脚 S1 和 S2 将暂时用作串行编程引脚 (SDA/SCL)，并且两个目标接收器地址位复位为 A0 = 0 和 A1 = 0。
(7) 这些位属于控制引脚寄存器。用户最多可以预定义八种不同的控制设置。然后，可通过外部控制引脚 S0、S1 和 S2 选择这些设置。
(8) 要实现最佳的时钟性能，必须使用内部负载电容器（C1、C2）。外部电容器仅可用于对 CL 进行少量 pF 的微调。对于 0pF 至 20pF 的总晶体负载范围，可以 1pF 的分辨率对 CL 值进行编程。如果 CL > 20pF，请使用额外的外部电容器。此外，必须考虑器件输入电容；这会在所选的 CL 基础上增加 1.5pF（6pF、2pF）。有关 VCXO 配置和晶体的更多建议信息，请参阅面向 CDCE(L)9xx 系列的 VCXO 应用指南 (SCAA085)。
(9) 注意：必须最后发送 EEPROM 写入位，以确保将所有内部寄存器的内容写入 EEPROM。EEWRITE 周期由 EEWRITE 位的上升沿启动。静态高电平不会触发 EEPROM 写入周期。编程完成后，EEWRITE 位必须复位为低电平。可以读取 EEPIP 来监控编程状态。如果 EELOCK 设为高电平，则无法进行 EEPROM 编程。
表 8-4 PLL1 配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
10h 7:5 SSC1_7 [2:0] 000b SSC1：PLL1 SSC 选择（调制量）(4)
4:2 SSC1_6 [2:0] 000b 向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		 中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0 SSC1_5 [2:1] 000b
11h 7 SSC1_5 [0]
6:4 SSC1_4 [2:0] 000b
3:1 SSC1_3 [2:0] 000b
0 SSC1_2 [2] 000b
12h 7:6 SSC1_2 [1:0]
5:3 SSC1_1 [2:0] 000b
2:0 SSC1_0 [2:0] 000b
13h 7 FS1_7 0b FS1_x：PLL1 频率选择(4)
6 FS1_6 0b 0 – fVCO1_0（由 PLL1_0 - 倍频器/分频器值预定义）
1 – fVCO1_1（由 PLL1_1 – 倍频器/分频器值预定义）
5 FS1_5 0b
4 FS1_4 0b
3 FS1_3 0b
2 FS1_2 0b
1 FS1_1 0b
0 FS1_0 0b
14h 7 MUX1 1b PLL1 多路复用器： 0 – PLL1
1 – PLL1 旁路（PLL1 处于断电状态）
6 M2 1b 输出 Y2 多路复用器： 0 – Pdiv1
1 – Pdiv2
5:4 M3 10b 输出 Y3 多路复用器： 00 – Pdiv1 分频器
01 – Pdiv2 分频器
10 – Pdiv3 分频器
11 – 保留
3:2 Y2Y3_ST1 11b Y2、Y3-State0/1 定义： 00 – Y2/Y3 禁用且输出处于三态（PLL1 处于断电状态）
01 – Y2/Y3 禁用且输出处于三态（PLL1 打开）
10 – Y2/Y3 禁用并输出低电平（PLL1 打开）
11 – Y2/Y3 启用（正常运行、PLL1 打开）
1:0 Y2Y3_ST0 01b
15h 7 Y2Y3_7 0b Y2Y3_x 输出状态选择(4)
6 Y2Y3_6 0b 0 – state0（由 Y2Y3_ST0 预定义）
1 – state1（由 Y2Y3_ST1 预定义）
5 Y2Y3_5 0b
4 Y2Y3_4 0b
3 Y2Y3_3 0b
2 Y2Y3_2 0b
1 Y2Y3_1 1b
0 Y2Y3_0 0b
16h 7 SSC1DC 0b PLL1 SSC 向下/中心选择 0 – 向下
1 – 中心
6:0 Pdiv2 01h 7 位 Y2 输出分频器 Pdiv2： 0 – 复位和待机
1 至 127 – 分频器值
17h 7 — 0b 保留 - 请勿写入 0 以外的数字
6:0 Pdiv3 01h 7 位 Y3 输出分频器 Pdiv3： 0 – 复位和待机
1 至 127 – 分频器值
18h 7:0 PLL1_0N [11:4 004h PLL1_0(5)：频率 fVCO1_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）
19h 7:4 PLL1_0N [3:0]
3:0 PLL1_0R [8:5] 000h
1Ah 7:3 PLL1_0R[4:0]
2:0 PLL1_0Q [5:3] 10h
1Bh 7:5 PLL1_0Q [2:0]
4:2 PLL1_0P [2:0] 010b
1:0 VCO1_0_RANGE 00b fVCO1_0 范围选择： 00 – fVCO1_0 < 125MHz
01 – 125MHz ≤ fVCO1_0 < 150MHz
10 – 150MHz ≤ fVCO1_0 < 175MHz
11 – fVCO1_0 ≥ 175MHz
1Ch 7:0 PLL1_1N [11:4] 004h PLL1_1(5)：频率 fVCO1_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
1Dh 7:4 PLL1_1N [3:0]
3:0 PLL1_1R [8:5] 000h
1Eh 7:3 PLL1_1R[4:0]
2:0 PLL1_1Q [5:3] 10h
1Fh 7:5 PLL1_1Q [2:0]
4:2 PLL1_1P [2:0] 010b
1:0 VCO1_1_RANGE 00b fVCO1_1 范围选择： 00 – fVCO1_1 < 125MHz
01 – 125MHz ≤ fVCO1_1 < 150MHz
10 – 150MHz ≤ fVCO1_1 < 175MHz
11 – fVCO1_1 ≥ 175MHz
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096
表 8-5 PLL2 配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
20h 7:5 SSC2_7 [2:0] 000b SSC2：PLL2 SSC 选择（调制量）(4)
4:2 SSC2_6 [2:0] 000b 向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		 中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0 SSC2_5 [2:1] 000b
21h 7 SSC2_5 [0]
6:4 SSC2_4 [2:0] 000b
3:1 SSC2_3 [2:0] 000b
0 SSC2_2 [2] 000b
22h 7:6 SSC2_2 [1:0]
5:3 SSC2_1 [2:0] 000b
2:0 SSC2_0 [2:0] 000b
23h 7 FS2_7 0b FS2_x：PLL2 频率选择(4)
6 FS2_6 0b 0 – fVCO2_0（由 PLL2_0 - 倍频器/分频器值预定义）
1 – fVCO2_1（由 PLL2_1 – 倍频器/分频器值预定义）
5 FS2_5 0b
4 FS2_4 0b
3 FS2_3 0b
2 FS2_2 0b
1 FS2_1 0b
0 FS2_0 0b
24h 7 MUX2 1b PLL2 多路复用器： 0 – PLL2
1 – PLL2 旁路（PLL2 处于断电状态）
6 M4 1b 输出 Y4 多路复用器： 0 – Pdiv2
1 – Pdiv4
5:4 M5 10b 输出 Y5 多路复用器： 00 – Pdiv2 分频器
01 – Pdiv4 分频器
10 – Pdiv5 分频器
11 – 保留
3:2 Y4Y5_ST1 11b Y4、Y5-State0/1 定义： 00 – Y4/Y5 禁用且输出处于三态（PLL2 处于断电状态）
01 – Y4/Y5 禁用且输出处于三态（PLL2 打开）
10 – Y4/Y5 禁用且输出为低电平（PLL2 打开）
11 – Y4/Y5 启用（正常运行、PLL2 打开）
1:0 Y4Y5_ST0 01b
25h 7 Y4Y5_7 0b Y4Y5_x 输出状态选择(4)
6 Y4Y5_6 0b 0 – state0（由 Y4Y5_ST0 预定义）
1 – state1（由 Y4Y5_ST1 预定义）
5 Y4Y5_5 0b
4 Y4Y5_4 0b
3 Y4Y5_3 0b
2 Y4Y5_2 0b
1 Y4Y5_1 1b
0 Y4Y5_0 0b
26h 7 SSC2DC 0b PLL2 SSC 向下/中心选择 0 – 向下
1 – 中心
6:0 Pdiv4 01h 7 位 Y4 输出分频器 Pdiv4： 0 – 复位和待机
1 至 127 – 分频器值
27h 7 — 0b 保留 - 请勿写入 0 以外的数字
6:0 Pdiv5 01h 7 位 Y5 输出分频器 Pdiv5： 0 – 复位和待机
1 至 127 – 分频器值
28h 7:0 PLL2_0N [11:4 004h PLL2_0(5)：频率 fVCO2_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
29h 7:4 PLL2_0N [3:0]
3:0 PLL2_0R [8:5] 000h
2Ah 7:3 PLL2_0R[4:0]
2:0 PLL2_0Q [5:3] 10h
2Bh 7:5 PLL2_0Q [2:0]
4:2 PLL2_0P [2:0] 010b
1:0 VCO2_0_RANGE 00b fVCO2_0 范围选择： 00 – fVCO2_0 < 125MHz
01 – 125MHz ≤ fVCO2_0 < 150MHz
10 – 150MHz ≤ fVCO2_0 < 175MHz
11 – fVCO2_0 ≥ 175MHz
2Ch 7:0 PLL2_1N [11:4] 004h PLL2_1(5)：频率 fVCO1_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
2Dh 7:4 PLL2_1N [3:0]
3:0 PLL2_1R [8:5] 000h
2Eh 7:3 PLL2_1R[4:0]
2:0 PLL2_1Q [5:3] 10h
2Fh 7:5 PLL2_1Q [2:0]
4:2 PLL2_1P [2:0] 010b
1:0 VCO2_1_RANGE 00b fVCO2_1 范围选择： 00 – fVCO2_1 < 125MHz
01 – 125MHz ≤ fVCO2_1 < 150MHz
10 – 150MHz ≤ fVCO2_1 < 175MHz
11 – fVCO2_1 ≥ 175MHz
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096
表 8-6 PLL3 配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
30h 7:5 SSC3_7 [2:0] 000b SSC3：PLL3 SSC 选择（调制量）(4)
4:2 SSC3_6 [2:0] 000b 向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		 中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0 SSC3_5 [2:1] 000b
31h 7 SSC3_5 [0]
6:4 SSC3_4 [2:0] 000b
3:1 SSC3_3 [2:0] 000b
0 SSC3_2 [2] 000b
32h 7:6 SSC3_2 [1:0]
5:3 SSC3_1 [2:0] 000b
2:0 SSC3_0 [2:0] 000b
33h 7 FS3_7 0b FS3_x：PLL3 频率选择(4)
6 FS3_6 0b 0 – fVCO3_0（由 PLL3_0 - 倍频器/分频器值预定义）
1 – fVCO3_1（由 PLL3_1 – 倍频器/分频器值预定义）
5 FS3_5 0b
4 FS3_4 0b
3 FS3_3 0b
2 FS3_2 0b
1 FS3_1 0b
0 FS3_0 0b
34h 7 MUX3 1b PLL3 多路复用器： 0 – PLL3
1 – PLL3 旁路（PLL3 处于断电状态）
6 M6 1b 输出 Y6 多路复用器： 0 – Pdiv4
1 – Pdiv6
5:4 M7 10b 输出 Y7 多路复用器： 00 – Pdiv4 分频器
01 – Pdiv6 分频器
10 – Pdiv7 分频器
11 – 保留
3:2 Y6Y7_ST1 11b Y6、Y7-State0/1 定义： 00 – Y6/Y7 禁用且输出处于三态（PLL3 处于断电状态）
01 – Y6/Y7 禁用且输出处于三态（PLL3 打开）
10 – Y6/Y7 禁用且输出为低电平（PLL3 打开）
11 – Y6/Y7 启用（正常运行、PLL3 打开）
1:0 Y6Y7_ST0 01b
35h 7 Y6Y7_7 0b Y6Y7_x 输出状态选择(4)
6 Y6Y7_6 0b 0 – state0（由 Y6Y7_ST0 预定义）
1 – state1（由 Y6Y7_ST1 预定义）
5 Y6Y7_5 0b
4 Y6Y7_4 0b
3 Y6Y7_3 0b
2 Y6Y7_2 0b
1 Y6Y7_1 1b
0 Y6Y7_0 0b
36h 7 SSC3DC 0b PLL3 SSC 向下/中心选择 0 – 向下
1 – 中心
6:0 Pdiv6 01h 7 位 Y6 输出分频器 Pdiv6： 0 – 复位和待机
1 至 127 – 分频器值
37h 7 — 0b 保留 - 请勿写入 0 以外的数字
6:0 Pdiv7 01h 7 位 Y7 输出分频器 Pdiv7： 0 – 复位和待机
1 至 127 – 分频器值
38h 7:0 PLL3_0N [11:4 004h PLL3_0(5)：频率 fVCO3_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
39h 7:4 PLL3_0N [3:0]
3:0 PLL3_0R [8:5] 000h
3Ah 7:3 PLL3_0R[4:0]
2:0 PLL3_0Q [5:3] 10h
3Bh 7:5 PLL3_0Q [2:0]
4:2 PLL3_0P [2:0] 010b
1:0 VCO3_0_RANGE 00b fVCO3_0 范围选择： 00 – fVCO3_0 < 125MHz
01 – 125MHz ≤ fVCO3_0 < 150MHz
10 – 150MHz ≤ fVCO3_0 < 175MHz
11 – fVCO3_0 ≥ 175MHz
3Ch 7:0 PLL3_1N [11:4] 004h PLL3_1(5)：频率 fVCO3_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
3Dh 7:4 PLL3_1N [3:0]
3:0 PLL3_1R [8:5] 000h
3Eh 7:3 PLL3_1R[4:0]
2:0 PLL3_1Q [5:3] 10h
3Fh 7:5 PLL3_1Q [2:0]
4:2 PLL3_1P [2:0] 010b
1:0 VCO3_1_RANGE 00b fVCO3_1 范围选择： 00 – fVCO3_1 < 125MHz
01 – 125MHz ≤ fVCO3_1 < 150MHz
10 – 150MHz ≤ fVCO3_1 < 175MHz
11 – fVCO3_1 ≥ 175MHz
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096
表 8-7 PLL4 配置寄存器
偏移(1) 位(2) 首字母缩写词 默认值(3) 说明
40h 7:5 SSC4_7 [2:0] 000b SSC4：PLL4 SSC 选择（调制量）(4)
4:2 SSC4_6 [2:0] 000b 向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		 中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0 SSC4_5 [2:1] 000b
41h 7 SSC4_5 [0]
6:4 SSC4_4 [2:0] 000b
3:1 SSC4_3 [2:0] 000b
0 SSC4_2 [2] 000b
42h 7:6 SSC4_2 [1:0]
5:3 SSC4_1 [2:0] 000b
2:0 SSC4_0 [2:0] 000b
43h 7 FS4_7 0b FS4_x：PLL4 频率选择(4)sl
6 FS4_6 0b 0 – fVCO4_0（由 PLL4_0 - 倍频器/分频器值预定义）
1 – fVCO4_1（由 PLL4_1 – 倍频器/分频器值预定义）
5 FS4_5 0b
4 FS4_4 0b
3 FS4_3 0b
2 FS4_2 0b
1 FS4_1 0b
0 FS4_0 0b
44h 7 MUX4 1b PLL4 多路复用器： 0 – PLL4
1 – PLL4 旁路（PLL4 处于断电状态）
6 M8 1b 输出 Y8 多路复用器： 0 – Pdiv6
1 – Pdiv8
5:4 M9 10b 输出 Y9 多路复用器： 00 – Pdiv6 分频器
01 – Pdiv8 分频器
10 – Pdiv9 分频器
11 – 保留
3:2 Y8Y9_ST1 11b Y8、Y9-State0/1 定义： 00 – Y8/Y9 禁用且输出处于三态（PLL4 处于断电状态）
01 – Y8/Y9 禁用且输出处于三态（PLL4 打开）
10 – Y8/Y9 禁用且输出为低电平（PLL4 打开）
11 – Y8/Y9 启用（正常运行、PLL4 打开）
1:0 Y8Y9_ST0 01b
45h 7 Y8Y9_7 0b Y8Y9_x 输出状态选择(4)
6 Y8Y9_6 0b 0 – state0（由 Y8Y9_ST0 预定义）
1 – state1（由 Y8Y9_ST1 预定义）
5 Y8Y9_5 0b
4 Y8Y9_4 0b
3 Y8Y9_3 0b
2 Y8Y9_2 0b
1 Y8Y9_1 1b
0 Y8Y9_0 0b
46h 7 SSC4DC 0b PLL4 SSC 向下/中心选择 0 – 向下
1 – 中心
6:0 Pdiv8 01h 7 位 Y8 输出分频器 Pdiv8： 0 – 复位和待机
1 至 127 – 分频器值
47h 7 — 0b 保留 - 请勿写入 0 以外的数字
6:0 Pdiv9 01h 7 位 Y9 输出分频器 Pdiv9： 0 – 复位和待机
1 至 127 – 分频器值
48h 7:0 PLL4_0N [11:4 004h PLL4_0(5)：频率 fVCO4_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
49h 7:4 PLL4_0N [3:0]
3:0 PLL4_0R [8:5] 000h
4Ah 7:3 PLL4_0R[4:0]
2:0 PLL4_0Q [5:3] 10h
4Bh 7:5 PLL4_0Q [2:0]
4:2 PLL4_0P [2:0] 010b
1:0 VCO4_0_RANGE 00b fVCO4_0 范围选择： 00 – fVCO4_0 < 125MHz
01 – 125MHz ≤ fVCO4_0 < 150MHz
10 – 150MHz ≤ fVCO4_0 < 175MHz
11 – fVCO4_0 ≥ 175MHz
4Ch 7:0 PLL4_1N [11:4] 004h PLL4_1(5)：频率 fVCO4_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
4Dh 7:4 PLL4_1N [3:0]
3:0 PLL4_1R [8:5] 000h
4Eh 7:3 PLL4_1R[4:0]
2:0 PLL4_1Q [5:3] 10h
4Fh 7:5 PLL4_1Q [2:0]
4:2 PLL4_1P [2:0] 010b
1:0 VCO4_1_RANGE 00b fVCO4_1 范围选择： 00 – fVCO4_1 < 125MHz
01 – 125MHz ≤ fVCO4_1 < 150MHz
10 – 150MHz ≤ fVCO4_1 < 175MHz
11 – fVCO4_1 ≥ 175MHz
(1) 写入 50h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096