ZHCS864Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 信号说明
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 汽车
    3. 6.3  ESD 等级 - 商用
    4. 6.4  建议工作条件
    5. 6.5  功耗摘要
      1. 6.5.1 TMS320F2803x 在 60MHz SYSCLKOUT 下的电流消耗
      2. 6.5.2 减少电流消耗
      3. 6.5.3 流耗图（VREG 启用）
    6. 6.6  电气特性
    7. 6.7  热阻特性
      1. 6.7.1 PN 封装
      2. 6.7.2 PAG 封装
      3. 6.7.3 RSH 封装
    8. 6.8  散热设计注意事项
    9. 6.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 6.10 参数信息
      1. 6.10.1 时序参数符号
      2. 6.10.2 定时参数的通用注释
    11. 6.11 测试负载电路
    12. 6.12 电源时序
      1. 6.12.1 复位 (XRS) 时序要求
      2. 6.12.2 复位 (XRS) 开关特征
    13. 6.13 时钟规范
      1. 6.13.1 器件时钟表
        1. 6.13.1.1 2803x时钟表和命名规则（60MHz 器件）
        2. 6.13.1.2 器件计时要求/特性
        3. 6.13.1.3 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 6.13.2 时钟要求和特性
        1. 6.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 6.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 6.13.2.3 XCLKOUT 开关特性（旁路或启用 PLL）
    14. 6.14 闪存定时
      1. 6.14.1 T 温度材料的闪存/OTP 耐久性
      2. 6.14.2 S 温度材料的闪存/OTP 耐久性
      3. 6.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 6.14.5 闪存 / OTP 访问时序
      6. 6.14.6 闪存数据保持持续时间
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1  CPU
      2. 7.1.2  控制律加速器 (CLA)
      3. 7.1.3  内存总线（哈弗总线架构）
      4. 7.1.4  外设总线
      5. 7.1.5  实时 JTAG 和分析
      6. 7.1.6  闪存
      7. 7.1.7  M0，M1 SARAM
      8. 7.1.8  L0 SARAM，和 L1，L2，和 L3 DPSARAM
      9. 7.1.9  引导 ROM
        1. 7.1.9.1 仿真引导
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 引导加载器使用的外设引脚
      10. 7.1.10 安全
      11. 7.1.11 外设中断扩展 (PIE) 块
      12. 7.1.12 外部中断 (XINT1-XINT3)
      13. 7.1.13 内部零引脚振荡器、振荡器和 PLL
      14. 7.1.14 看门狗
      15. 7.1.15 外设时钟
      16. 7.1.16 低功耗模式
      17. 7.1.17 外设帧 0，1，2，3 (PFn)
      18. 7.1.18 通用输入/输出 (GPIO) 复用器
      19. 7.1.19 32 位 CPU 计时器 (0，1，2)
      20. 7.1.20 控制外设
      21. 7.1.21 串行端口外设
    2. 7.2 内存映射
    3. 7.3 寄存器映射
    4. 7.4 器件仿真寄存器
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 片载电压稳压器 (VREG)
        1. 7.5.1.1 使用片上 VREG
        2. 7.5.1.2 禁用片载 VREG
      2. 7.5.2 片上加电复位 (POR) 和欠压复位 (BOR) 电路
    6. 7.6 系统控制
      1. 7.6.1 内部零引脚振荡器
      2. 7.6.2 晶体振荡器选项
      3. 7.6.3 基于 PLL 的时钟模块
      4. 7.6.4 输入时钟的损耗（NMI 看门狗功能）
      5. 7.6.5 CPU 看门狗模块
    7. 7.7 低功耗模式块
    8. 7.8 中断
      1. 7.8.1 外部中断
        1. 7.8.1.1 外部中断电子数据/定时
          1. 7.8.1.1.1 外部中断时序要求
          2. 7.8.1.1.2 外部中断开关特性
    9. 7.9 外设
      1. 7.9.1  控制律加速器 (CLA) 概述
      2. 7.9.2  模拟模块
        1. 7.9.2.1 模数转换器 (ADC)
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 ADC 转换开始电子数据/定时
            1. 7.9.2.1.2.1 外部 ADC 转换启动开关特性
          3. 7.9.2.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 7.9.2.1.3.1 ADC 电气特性
            2. 7.9.2.1.3.2 ADC 电源模式
            3. 7.9.2.1.3.3 内部温度传感器
              1. 7.9.2.1.3.3.1 温度传感器系数
            4. 7.9.2.1.3.4 ADC 加电控制位时序
              1. 7.9.2.1.3.4.1 ADC 加电延迟
            5. 7.9.2.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 7.9.2.2 ADC 多路复用器
        3. 7.9.2.3 比较器块
          1. 7.9.2.3.1 片载比较器 / DAC 电子数据/定时
            1. 7.9.2.3.1.1 比较器/DAC 的电气特性
      3. 7.9.3  详细说明
      4. 7.9.4  串行外设接口 (SPI) 模块
        1. 7.9.4.1 SPI 主模式电气数据/时序
          1. 7.9.4.1.1 SPI 主模式外部时序（时钟相位 = 0）
          2. 7.9.4.1.2 SPI 主模式外部时序（时钟相位 = 1）
        2. 7.9.4.2 SPI 从模式电气数据/时序
          1. 7.9.4.2.1 SPI 从模式外部时序（时钟相位 = 0）
          2. 7.9.4.2.2 SPI 从模式外部时序（时钟相位 = 1）
      5. 7.9.5  串行通信接口 (SCI) 模块
      6. 7.9.6  本地互连网络 (LIN)
      7. 7.9.7  增强型控制器局域网 (eCAN) 模块
      8. 7.9.8  内部集成电路 (I2C)
        1. 7.9.8.1 I2C 电气数据/时序
          1. 7.9.8.1.1 I2C 时序要求
          2. 7.9.8.1.2 I2C 开关特征
      9. 7.9.9  增强型 PWM 模块 (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM 电气数据/时序
          1. 7.9.9.1.1 ePWM 时序要求
          2. 7.9.9.1.2 ePWM 开关特性
        2. 7.9.9.2 跳闸区输入时序
          1. 7.9.9.2.1 跳闸区域输入时序要求
      10. 7.9.10 高分辨率 PWM (HRPWM)
        1. 7.9.10.1 HRPWM 电气数据/时序
          1. 7.9.10.1.1 高分辨率 PWM 特性
      11. 7.9.11 增强型捕捉模块 (eCAP1)
        1. 7.9.11.1 eCAP 电气数据/时序
          1. 7.9.11.1.1 增强型捕捉 (eCAP) 时序要求
          2. 7.9.11.1.2 eCAP 开关特性
      12. 7.9.12 高分辨率捕捉 (HRCAP) 模块
        1. 7.9.12.1 HRCAP 电气数据/时序
          1. 7.9.12.1.1 高分辨率捕捉 (HRCAP) 时序要求
      13. 7.9.13 增强型正交编码器脉冲 (eQEP)
        1. 7.9.13.1 eQEP 电气数据/时序
          1. 7.9.13.1.1 增强型正交编码器脉冲 (eQEP) 时序要求
          2. 7.9.13.1.2 eQEP 开关特性
      14. 7.9.14 JTAG 端口
      15. 7.9.15 通用输入/输出 (GPIO) 多路复用器
        1. 7.9.15.1 GPIO 电气数据/时序
          1. 7.9.15.1.1 GPIO - 输出时序
            1. 7.9.15.1.1.1 通用输出开关特征
          2. 7.9.15.1.2 GPIO - 输入时序
            1. 7.9.15.1.2.1 通用输入时序要求
          3. 7.9.15.1.3 输入信号的采样窗口宽度
          4. 7.9.15.1.4 低功耗唤醒时序
            1. 7.9.15.1.4.1 空闲模式时序要求
            2. 7.9.15.1.4.2 空闲模式开关特性
            3. 7.9.15.1.4.3 待机模式时序要求
            4. 7.9.15.1.4.4 待机模式开关特征
            5. 7.9.15.1.4.5 停机模式时序要求
            6. 7.9.15.1.4.6 停机模式开关特征
  9. 8 应用、实施和布局
    1. 8.1 TI 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件和开发支持工具命名规则
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.9.4 串行外设接口 (SPI) 模块

此器件包括四引脚串行外设接口 (SPI) 模块。多达两个 SPI 模块可用。SPI 是一个高速同步串行 I/O 端口，此端口允许已经过长度编程（1 至 16 位）的串行位流以可编程的位传输速率移入和移出器件。通常，SPI 用于 MCU 和外部外设或者其他处理器之间的通信。典型应用包含通过移位寄存器、显示驱动器和 ADC 等器件进行外部 I/O或外设扩展。多器件通信由 SPI 的主/从操作支持。

SPI 模块的功能包括：

  • 四个外部引脚：
    • SPISOMI：SPI 从器件输出/主器件输入引脚
    • SPISIMO：SPI 从器件输入/主器件输出引脚
    • SPISTE：SPI 从器件发送使能引脚
    • SPICLK：SPI 串行时钟引脚

注：

如果 SPI 模块未使用，所有四个引脚可用作 GPIO。

  • 两个运行模式：主模式和从模式
    波特率：125 个不同的可编程速率。
    GUID-5B9E5347-D9EC-4FE9-946C-9A5D76753A23-low.gif
  • 数据字长度：1 至 16 数据位
  • 四种时钟方案（由时钟极性和时钟相位的位控制）包含：
    • 无相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号的下降沿上发送数据，在 SPICLK 信号的上升沿上接收数据。
    • 有相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号下降沿提前半个周期发送数据，在 SPICLK 信号的下降沿上接收数据。
    • 无相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号的上升沿上发送数据，在 SPICLK 信号的下降沿上接收数据。
    • 有相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号上升沿的半个周期之前发送数据，而在 SPICLK 信号的上升沿上接收数据。
  • 同时接收和发送操作（可在软件中禁用发送功能）
  • 发送器和接收器操作通过中断驱动或轮询算法完成。
  • 9 个 SPI 模块控制寄存器：在始于地址 7040h 的控制寄存器帧中。
    注：
    此模块中的所有寄存器都是连接至外设帧 2 的 16 位寄存器。当访问寄存器时，寄存器数据位于低字节 (7–0)，高字节 (15–8) 读取为零。对高字节的写入无效。

增强型特性：

  • 4 级发送/接收 FIFO
  • 延迟的发送控制
  • 支持双向 3 线 SPI 模式
  • 通过 SPISTE 反转支持音频数据接收

通过表 7-27 和表 7-28 中列出的寄存器来配置和控制 SPI 端口操作。

表 7-27 SPI-A 寄存器
名称地址大小 (x 16)受 EALLOW 保护说明(1)
SPICCR0x70401否SPI-A 配置控制寄存器
SPICTL0x70411否SPI-A 运行控制寄存器
SPISTS0x70421否SPI-A 状态寄存器
SPIBRR0x70441否SPI-A 波特率寄存器
SPIRXEMU0x70461否SPI-A 接收仿真缓冲寄存器
SPIRXBUF0x70471否SPI-A 串行输入缓冲寄存器
SPITXBUF0x70481否SPI-A 串行输出缓冲寄存器
SPIDAT0x70491否SPI-A 串行数据寄存器
SPIFFTX0x704A1否SPI-A FIFO 发送寄存器
SPIFFRX0x704B1否SPI-A FIFO 接收寄存器
SPIFFCT0x704C1否SPI-A FIFO 控制寄存器
SPIPRI0x704F1否SPI-A 优先级控制寄存器
(1) 此表中的寄存器映射到外设帧 2。此空间只允许 16 位访问。32 位访问会生成未定义的后果。
表 7-28 SPI-B 寄存器
名称地址大小 (x 16)受 EALLOW 保护说明(1)
SPICCR0x77401否SPI-B 配置控制寄存器
SPICTL0x77411否SPI-B 运行控制寄存器
SPISTS0x77421否SPI-B 状态寄存器
SPIBRR0x77441否SPI-B 波特率寄存器
SPIRXEMU0x77461否SPI-B 接收仿真缓冲寄存器
SPIRXBUF0x77471否SPI-B 串行输入缓冲寄存器
SPITXBUF0x77481否SPI-B 串行输出缓冲寄存器
SPIDAT0x77491否SPI-B 串行数据寄存器
SPIFFTX0x774A1否SPI-B FIFO 发送寄存器
SPIFFRX0x774B1否SPI-B FIFO 接收寄存器
SPIFFCT0x774C1否SPI-B FIFO 控制寄存器
SPIPRI0x774F1否SPI-B 优先级控制寄存器
(1) 此表中的寄存器映射到外设帧 2。此空间只允许 16 位访问。32 位访问会生成未定义的后果。

有关 SPI 的详细信息，请参阅 TMS320F2803x 实时微控制器技术参考手册中的“串行外设接口 (SPI)”一章。

图 7-28 是从模式下的 SPI 方框图。

GUID-F802AE85-ACDA-4C7D-B40B-15F071D3373A-low.gif
A. SPISTE被主器件驱动为用于从器件的低电平。
图 7-28 SPI 模块方框图（从模式）