ZHCSMD9A December   2021  – March 2022 TMP127-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 器件比较
  6. 6 引脚配置和功能
  7. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议工作条件
    4. 7.4 热性能信息
    5. 7.5 电气特性
    6. 7.6 SPI 接口时序
    7. 7.7 时序图
    8. 7.8 典型特性
  8. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 低功耗
    4. 8.4 器件功能模式
      1. 8.4.1 连续转换模式
      2. 8.4.2 关断模式
    5. 8.5 编程
      1. 8.5.1 温度数据格式
      2. 8.5.2 串行总线接口
        1. 8.5.2.1 关断模式下的通信
        2. 8.5.2.2 连续转换模式下的通信
        3. 8.5.2.3 内部寄存器结构
  9. 9 应用和实现
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 只读配置
        1. 9.2.1.1 设计要求
        2. 9.2.1.2 详细设计过程
      2. 9.2.2 读/写配置
        1. 9.2.2.1 设计要求
        2. 9.2.2.2 详细设计过程
  10. 10电源相关建议
  11. 11布局
    1. 11.1 布局指南
    2. 11.2 布局示例
  12. 12器件和文档支持
    1. 12.1 接收文档更新通知
    2. 12.2 支持资源
    3. 12.3 商标
    4. 12.4 Electrostatic Discharge Caution
    5. 12.5 术语表
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.6 SPI 接口时序

在自然通风条件下的温度范围内且 VDD = 1.62V 至 5.5V（除非另有说明）
SPI 总线 单位
最小值 最大值
fCLK SCL 频率 10 MHz
tCLK SCLK 周期 100 ns
tLEAD CS 的下降沿至 SCLK 设置时间的上升沿 100 ns
tLAG SCLK 的上升沿到 CS 设置时间的上升沿 20 ns
tSU SIO 至 SCLK 上升沿设置时间 10 ns
tHOLD SCLK 上升沿之后的 SIO 保持时间 20 ns
tVALID 从 SLCK 的下降沿到有效 SIO 数据的时间 35 ns
tSIO(DIS) 从 CS 的上升沿到 SIO 高阻抗的时间 200 ns
tSIO(EN) 从 CS 的下降沿到 SIO 低阻抗的时间 70 ns
tRISE SIO、SCLK、CS 上升时间 100 ns
tFALL SIO、SCLK、CS 下降时间 100 ns
tINTERFRAME 两个 SPI 通信序列之间的延迟（CS 高电平） 100 ns
tINITIATION 有效 VDD 电压与初始 SPI 通信之间的延迟 0.5 ms