ZHCSV88C May 2010 – May 2026 CDCLVD1204
PRODUCTION DATA
参阅输入端接，根据是单端还是差分输入来实现正确的输入端接。
参阅 LVDS 输出端接，根据接收器应用选择输出端接方案。
未使用的输出可以保持悬空状态。
在此示例中，PHY、ASIC 和 FPGA 或 CPU 需要不同的方案。电源滤波和旁路对于低噪声应用至关重要。
有关建议的滤波技术，请参阅节 9电源相关建议。低附加抖动四路 LVDS 输出时钟缓冲器评估板 (SCAU043) 中提供了参考布局。