ZHCSXO8 December   2024 AWRL6844

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
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  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 OTP 电子保险丝编程的建议运行条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
      1. 7.6.1 3.3V I/O 拓扑
      2. 7.6.2 1.8V I/O 拓扑
      3. 7.6.3 系统拓扑
        1. 7.6.3.1 I/O 拓扑
      4. 7.6.4 射频电源去耦电容器和布局条件
        1. 7.6.4.1 1.2V 射频电源轨
          1. 7.6.4.1.1 1.2V 射频电源轨
        2. 7.6.4.2 1.0V 射频 LDO
          1. 7.6.4.2.1 1.0V 射频 LDO
      5. 7.6.5 噪声和纹波规格
    7. 7.7  节电模式
      1. 7.7.1 功耗典型数值
    8. 7.8  每个电压轨的峰值电流要求
    9. 7.9  射频规格
    10. 7.10 支持的 DFE 特性
    11. 7.11 CPU 规范
    12. 7.12 热阻特性
    13. 7.13 时序和开关特性
      1. 7.13.1  电源时序和复位时序
      2. 7.13.2  同步帧触发
      3. 7.13.3  输入时钟和振荡器
        1. 7.13.3.1 时钟规格
      4. 7.13.4  多通道缓冲/标准串行外设接口 (McSPI)
        1. 7.13.4.1 McSPI 特性
        2. 7.13.4.2 SPI 时序条件
        3. 7.13.4.3 SPI - 控制器模式
          1. 7.13.4.3.1 SPI 的时序和开关要求 - 控制器模式
          2. 7.13.4.3.2 SPI 输出时序的时序和开关特性 - 控制器模式
        4. 7.13.4.4 SPI - 外设模式
          1. 7.13.4.4.1 SPI 的时序和开关要求 — 外设模式
          2. 7.13.4.4.2 SPI 输出时序的时序和开关特性 - 次级模式
      5. 7.13.5  LVDS 仪表和测量外设
        1. 7.13.5.1 LVDS 接口配置
        2. 7.13.5.2 LVDS 接口时序
      6. 7.13.6  LIN
      7. 7.13.7  通用输入/输出
        1. 7.13.7.1 输出时序的开关特性与负载电容 (CL) 间的关系
      8. 7.13.8  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.13.8.1 CANx TX 和 RX 引脚的动态特性
      9. 7.13.9  串行通信接口 (SCI)
        1. 7.13.9.1 SCI 时序要求
      10. 7.13.10 内部集成电路接口 (I2C)
        1. 7.13.10.1 I2C 时序要求
      11. 7.13.11 四线串行外设接口 (QSPI)
        1. 7.13.11.1 QSPI 时序条件
        2. 7.13.11.2 QSPI 输入（读取）时序的时序要求
        3. 7.13.11.3 QSPI 开关特性
      12. 7.13.12 JTAG 接口
        1. 7.13.12.1 JTAG 时序条件
        2. 7.13.12.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.13.12.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1  射频 (RF) 和模拟子系统
      2. 8.3.2  时钟子系统
      3. 8.3.3  发送子系统
      4. 8.3.4  接收子系统
      5. 8.3.5  处理器子系统
      6. 8.3.6  汽车接口
      7. 8.3.7  主机接口
      8. 8.3.8  应用子系统 Cortex-R5F
      9. 8.3.9  DSP 子系统
      10. 8.3.10 硬件加速器 (HWA1.2) 特性
        1. 8.3.10.1 xWRx843 中的 HWA1.1、xWRLx432 中的 HWA1.2 和 xWRL684x 中的 HWA1.2 之间的硬件加速器功能差异
    4. 8.4 其他子系统
      1. 8.4.1 安全性 – 硬件安全模块
      2. 8.4.2 用于用户应用的 GPADC 通道（服务）
      3. 8.4.3 GPADC 参数
    5. 8.5 存储器分区示例
    6. 8.6 引导模式
  10. 9 监控和诊断
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • ANC|207
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.13.11.3 QSPI 开关特性

编号参数最小值典型值最大值单位
Q1tc(SCLK)SCLK 周期时间12.5ns
Q2tw(SCLKL)SCLK 低电平的脉冲持续时间Y*P – 3(1)(2)ns
Q3tw(SCLKH)SCLK 高电平的脉冲持续时间Y*P – 3(1)(2)ns
Q4td(CS-SCLK)SCLK 下降沿到 CS 有效边沿的延迟时间–M*P – 1(2)(3)–M*P + 2.5(2)(3)ns
Q5td(SCLK-CS)SCLK 下降沿到 CS 无效边沿的延迟时间N*P – 1(2)(3)N*P + 2.5(2)(3)ns
Q6td(SCLK-D1)SCLK 下降沿到 d[1] 转换的延迟时间-24ns
Q7tena(CS-D1LZ)使能时间，CS 有效边沿到 d[1] 驱动（低阻抗）–P – 4(2)–P +1(2)ns
Q8tdis(CS-D1Z)禁用时间，CS 有效边沿到 d[1] 三态（高阻抗）–P – 4(2)–P +1(2)ns
Q9td(SCLK-D1)SCLK 第一个下降沿到第一个 d[1] 转换的延迟时间（仅适用于 PHA = 0）–2 – P(2)4– P(2)ns
Q12tsu(D-SCLK)在 SCLK 下降沿之前 d[3:0] 有效的建立时间5ns
Q13th(SCLK-D)在 SCLK 下降沿之后 d[3:0] 有效的保持时间1ns
Q14tsu(D-SCLK)在最终 SCLK 下降沿之前最终 d[3:0] 位有效的建立时间5 — P(2)ns
Q15th(SCLK-D)在最终 SCLK 下降沿之后最终 d[3:0] 位有效的保持时间1 + P(2)ns
(1) Y 参数定义如下：如果 DCLK_DIV 为 0 或奇数，则 Y 等于 0.5。如果 DCLK_DIV 为偶数，则 Y = (DCLK_DIV/2)/(DCLK_DIV+1)。为了获得最佳性能，建议使用 0 或奇数的 DCLK_DIV 以尽可能减少占空比失真。有关时钟分频因子 DCLK_DIV 的所有必需详细信息，请参阅器件特定的技术参考手册。
(2) P = SCLK 周期，单位为 ns。
(3) M = QSPI_SPI_DC_REG.DDx + 1，N = 2
AWRL6844 AWRL6843 QSPI 读取（时钟模式 0）图 7-16 QSPI 读取（时钟模式 0）
AWRL6844 AWRL6843 QSPI 写入（时钟模式 0）图 7-17 QSPI 写入（时钟模式 0）