ZHCSFH9B September   2016  – April 2026 ADS9120

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求：转换周期
    7. 5.7  时序要求：异步复位、NAP 和 PD
    8. 5.8  时序要求：SPI 兼容串行接口
    9. 5.9  时序要求：源同步串行接口（外部时钟）
    10. 5.10 时序要求：源同步串行接口（内部时钟）
    11. 5.11 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 转换器模块
        1. 6.3.1.1 采样保持电路
        2. 6.3.1.2 外部基准源
        3. 6.3.1.3 内部振荡器
        4. 6.3.1.4 ADC 传递函数
      2. 6.3.2 接口模块
    4. 6.4 器件功能模式
      1. 6.4.1 RST 状态
      2. 6.4.2 ACQ 状态
      3. 6.4.3 CNV 状态
    5. 6.5 编程
      1. 6.5.1 数据传输帧
      2. 6.5.2 交错式转换周期和数据传输帧
      3. 6.5.3 数据传输协议
        1. 6.5.3.1 配置器件的协议
        2. 6.5.3.2 从器件读取数据时使用的协议
          1. 6.5.3.2.1 传统 SPI 兼容 (SYS-xy-S) 协议
          2. 6.5.3.2.2 具有总线宽度选项的 SPI 兼容协议
          3. 6.5.3.2.3 源同步 (SRC) 协议
            1. 6.5.3.2.3.1 采用 SRC 协议的输出时钟源选项
            2. 6.5.3.2.3.2 采用 SRC 协议的总线宽度选项
            3. 6.5.3.2.3.3 采用 SRC 协议的输出数据速率选项
      4. 6.5.4 器件设置
        1. 6.5.4.1 单个器件：所有 multiSPI™ 选项
        2. 6.5.4.2 单个器件：标准 SPI 接口的最小引脚数
        3. 6.5.4.3 多个器件：菊花链拓扑
        4. 6.5.4.4 多个器件：星型拓扑
    6. 6.6 寄存器映射
      1. 6.6.1 器件配置和寄存器映射
        1. 6.6.1.1 PD_CNTL 寄存器（地址 = 010h）
        2. 6.6.1.2 SDI_CNTL 寄存器（地址 = 014h）
        3. 6.6.1.3 SDO_CNTL 寄存器（地址 = 018h）
        4. 6.6.1.4 DATA_CNTL 寄存器（地址 = 01Ch）
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 ADC 输入驱动器
      2. 7.1.2 输入放大器选型
      3. 7.1.3 电荷反冲滤波器
      4. 7.1.4 ADC 基准驱动器
    2. 7.2 典型应用
      1. 7.2.1 使用差分输入实现超低失真和噪声性能的数据采集 (DAQ) 电路
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线
      2. 7.2.2 具有 FDA 输入驱动器和单端或差分输入的 DAQ 电路
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
  9. 8 电源相关建议
    1. 8.1 电源去耦
    2. 8.2 节能
      1. 8.2.1 NAP 模式
      2. 8.2.2 PD 模式
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 信号路径
      2. 9.1.2 接地和 PCB 堆叠
      3. 9.1.3 电源去耦
      4. 9.1.4 基准解耦
      5. 9.1.5 差动输入去耦合
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1.3 电荷反冲滤波器

电荷反冲滤波器设计为低通 RC 滤波器，其中 3dB 带宽根据特定应用要求进行了优化。对于具有快速瞬变的直流信号（包括多路复用输入信号），高带宽滤波器设计为可在小采集时间窗口内准确地在 ADC 输入端实现信号趋稳。对于交流信号，应保持较低滤波器带宽，对馈入 ADC 输入的噪声进行频带限制，从而提高系统的信噪比 (SNR)。

除了滤除前端驱动电路的噪声外，RC 滤波器还有助于衰减来自 ADC 开关电容器输入级的采样电荷注入。ADC 的每个输入引脚与地之间都连接一个滤波电容 CFLT（如图 7-1 中所示）。该电容器有助于减少采样电荷注入，并提供一个电荷桶，用于在采集过程中对内部采样保持电容器快速充电。通常，该电容的值必须至少为 ADC 采样电容指定值的 15 倍。对于 ADS9120，输入采样电容等于 60pF，因此建议保持 CFLT 大于 900pF。应采用 COG 或 NPO 类型电容器，因为这两种类型的电容器具有电荷量大，温度系数低的特点，且在电压、频率及时间变化的情况下依然能保持稳定的电气特性。

ADS9120 抗混叠滤波器配置图 7-1 抗混叠滤波器配置

请注意，驱动容性负载可以减小输入放大器的相位裕度，从而使放大器变得略微不稳定。为避免出现放大器稳定性问题，在放大器输出端增加了串联隔离电阻 (RFLT)。从放大器稳定性角度而言，RFLT 值越大越有利，但会由于与 ADC 的非线性输入阻抗相互作用而增加失真。失真随着源阻抗、输入信号频率和输入信号振幅的增加而增加。因此，选择 RFLT 时需要平衡设计的稳定性和失真性能。对于 ADS9120，建议将 RFLT 的上限值设为 10Ω，以避免线性性能出现任何显著下降。所选电阻器的容差必须保持在 1% 以下，以保持输入均衡。

选择驱动器放大器时必须使其闭环输出阻抗至少比 RFLT 小 5 倍。