ZHDS072 January   2026 ADS1278QML-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 质量合格检验
    7. 5.7 时序要求：SPI 格式
    8. 5.8 时序要求：帧同步格式
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  采样孔径匹配
      2. 6.3.2  频率响应
        1. 6.3.2.1 高速、低功耗及低速模式
        2. 6.3.2.2 高分辨率模式
      3. 6.3.3  相位响应
      4. 6.3.4  趋稳时间
      5. 6.3.5  数据格式
      6. 6.3.6  模拟输入（AINP、AINN）
      7. 6.3.7  电压基准输入（VREFP、VREFN）
      8. 6.3.8  时钟输入 (CLK)
      9. 6.3.9  模式选择 (MODE)
      10. 6.3.10 同步 (SYNC)
      11. 6.3.11 断电 (PWDN)
      12. 6.3.12 Format[2:0]
      13. 6.3.13 串行接口协议
      14. 6.3.14 SPI 串行接口
        1. 6.3.14.1 SCLK
        2. 6.3.14.2 DRDY/FSYNC（SPI 格式）
        3. 6.3.14.3 DOUT
        4. 6.3.14.4 DIN
      15. 6.3.15 帧同步串行接口
        1. 6.3.15.1 SCLK
        2. 6.3.15.2 DRDY/FSYNC（帧同步格式）
        3. 6.3.15.3 DOUT
        4. 6.3.15.4 DIN
      16. 6.3.16 DOUT 模式
        1. 6.3.16.1 TDM 模式
        2. 6.3.16.2 TDM 模式，固定位置数据
        3. 6.3.16.3 TDM 模式，动态位置数据
        4. 6.3.16.4 离散数据输出模式
      17. 6.3.17 菊花链
      18. 6.3.18 调制器输出
      19. 6.3.19 使用 Test[1:0] 输入进行引脚测试
      20. 6.3.20 VCOM 输出
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 社区资源
    3. 8.3 商标
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • |
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.18 调制器输出

ADS1278QML-SP 集成了 6 阶单位斩波稳定调制器，后跟一个生成转换结果的多级数字滤波器。调制器的数据流输出可直接使用，从而绕过内部数字滤波器。禁用数字滤波器，减小 DVDD 电流，如表 6-13 所示。在此模式下，需要在 ASIC、FPGA 或类似器件中实现的外部数字滤波器。要调用调制器输出，连接 FORMAT[2:0]，如图 6-27 所示。然后，DOUT[8:1] 成为每个通道的调制器数据流输出，SCLK 成为调制器时钟输出。DRDY/FSYNC 引脚成为未使用输出，可以将其忽略。禁用帧同步和 SPI 的正常操作，并且 SCLK 的功能从输入变为输出，如图 6-27 中所示。

表 6-13 调制器输出时钟频率
模式
[1:0]		CLKDIV调制器时钟输出 (SCLK)DVDD (mA)
001fCLK / 48
011fCLK / 47
101fCLK / 84
0fCLK / 44
111fCLK / 401
0fCLK / 81
ADS1278QML-SP 调制器输出图 6-27 调制器输出

在调制器输出模式下，调制器时钟输出 (SCLK) 的频率取决于 ADS1278QML-SP 的模式选择。表 6-13 列出了调制器时钟输出频率和 DVDD 电流与器件模式间的关系。

图 6-28 展示了调制器时钟和数据输出的时序关系。

数据输出是调制的 1s 密度数据流。当 VIN = +VREF 时，1s 密度约为 80%，而当 VIN = –VREF 时，1s 密度约为 20%。

ADS1278QML-SP 调制器输出时序图 6-28 调制器输出时序