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CDCVF2509

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适用于 DRAM 应用且具有 9 个输出的 3.3V 锁相环路时钟驱动器

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产品详情

Function Memory interface Additive RMS jitter (typ) (fs) 70 Output frequency (max) (MHz) 175 Number of outputs 9 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 100 Features SDR Operating temperature range (°C) 0 to 85 Rating Catalog Output type LVTTL Input type LVTTL
Function Memory interface Additive RMS jitter (typ) (fs) 70 Output frequency (max) (MHz) 175 Number of outputs 9 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 100 Features SDR Operating temperature range (°C) 0 to 85 Rating Catalog Output type LVTTL Input type LVTTL
TSSOP (PW) 24 49.92 mm² 7.8 x 6.4
  • 旨在满足并超过 PC133 SDRAM 寄存 DIMM 规范 1.1 版
  • 与扩频时钟兼容
  • 工作频率：50MHz 至 175MHz
  • 66MHz 至 166MHz 的静态相位误差分布为 ±125ps
  • 66MHz 至 166MHz 的抖动 (cyc - cyc) 典型值 = 70ps
  • 先进的深亚微米工艺使功耗比当前一代 PC133 器件降低 40% 以上
  • 采用塑料 24 引脚 TSSOP 封装
  • 适用于同步 DRAM 应用的锁相环时钟分配
  • 将一个时钟输入分配至一组五个输出和一组四个输出
  • 每个输出组的单独输出使能
  • 外部反馈 (FBIN) 端子用于将输出同步到时钟输入
  • 25Ω 片上串联阻尼电阻器
  • 无需外部 RC 网络
  • 工作电压为 3.3V
  • 旨在满足并超过 PC133 SDRAM 寄存 DIMM 规范 1.1 版
  • 与扩频时钟兼容
  • 工作频率：50MHz 至 175MHz
  • 66MHz 至 166MHz 的静态相位误差分布为 ±125ps
  • 66MHz 至 166MHz 的抖动 (cyc - cyc) 典型值 = 70ps
  • 先进的深亚微米工艺使功耗比当前一代 PC133 器件降低 40% 以上
  • 采用塑料 24 引脚 TSSOP 封装
  • 适用于同步 DRAM 应用的锁相环时钟分配
  • 将一个时钟输入分配至一组五个输出和一组四个输出
  • 每个输出组的单独输出使能
  • 外部反馈 (FBIN) 端子用于将输出同步到时钟输入
  • 25Ω 片上串联阻尼电阻器
  • 无需外部 RC 网络
  • 工作电压为 3.3V

CDCVF2509 是一款高性能、低偏差、低抖动锁相环 (PLL) 时钟驱动器。该器件使用 PLL 根据时钟 (CLK) 输入信号对反馈 (FBOUT) 输出的频率和相位进行精准校准。该器件专门设计用于同步 DRAM。CDCVF2509 在 3.3V VCC 电压下工作，并提供专为驱动点对点负载而设计的集成串联阻尼电阻器。

一组五个输出和一组四个输出提供九个低偏差、低抖动的 CLK 副本。输出信号占空比调整为 50%，与 CLK 处的占空比无关。每组输出可通过控制（1G 和 2G）输入单独启用或禁用。当 G 输入为高电平时，输出随 CLK 进行相位和频率切换。当 G 输入为低电平时，输出被禁用为逻辑低电平状态。

与许多包含 PLL 的产品不同，CDCVF2509 不需要外部 RC 网络。PLL 的环路滤波器包含片上，可更大限度地减少元件数量、缩小电路板空间并降低成本。

该器件基于 PLL 电路，因此 CDCVF2509 需要稳定时间来实现反馈信号到基准信号的相位锁定。在上电并在 CLK 处施加固定频率、固定相位的信号之后，以及在 PLL 基准或反馈信号发生任何变化之后，需要该稳定时间。PLL 可通过将 AVCC 接地来旁路。

CDCVF2509A 的工作温度范围是 0°C 至 85°C。

有关应用信息，请参阅 CDC509/516/2509/2510/2516 的高速分布设计技巧和使用带展频时钟 (SSC) 的 CDC2509A/2510A PLL 应用手册。

CDCVF2509 是一款高性能、低偏差、低抖动锁相环 (PLL) 时钟驱动器。该器件使用 PLL 根据时钟 (CLK) 输入信号对反馈 (FBOUT) 输出的频率和相位进行精准校准。该器件专门设计用于同步 DRAM。CDCVF2509 在 3.3V VCC 电压下工作，并提供专为驱动点对点负载而设计的集成串联阻尼电阻器。

一组五个输出和一组四个输出提供九个低偏差、低抖动的 CLK 副本。输出信号占空比调整为 50%，与 CLK 处的占空比无关。每组输出可通过控制（1G 和 2G）输入单独启用或禁用。当 G 输入为高电平时，输出随 CLK 进行相位和频率切换。当 G 输入为低电平时，输出被禁用为逻辑低电平状态。

与许多包含 PLL 的产品不同，CDCVF2509 不需要外部 RC 网络。PLL 的环路滤波器包含片上，可更大限度地减少元件数量、缩小电路板空间并降低成本。

该器件基于 PLL 电路，因此 CDCVF2509 需要稳定时间来实现反馈信号到基准信号的相位锁定。在上电并在 CLK 处施加固定频率、固定相位的信号之后，以及在 PLL 基准或反馈信号发生任何变化之后，需要该稳定时间。PLL 可通过将 AVCC 接地来旁路。

CDCVF2509A 的工作温度范围是 0°C 至 85°C。

有关应用信息，请参阅 CDC509/516/2509/2510/2516 的高速分布设计技巧和使用带展频时钟 (SSC) 的 CDC2509A/2510A PLL 应用手册。
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类型 标题 下载最新的英语版本 日期
* 数据表 CDCVF2509 3.3V 锁相环时钟驱动器 数据表 (Rev. E) PDF | HTML 英语版 (Rev.E) PDF | HTML 2024年 2月 12日
应用手册 Generating Early Clock using TI's CDCVF2509/CDCVF2510 PLLs 2004年 7月 23日

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