ZHCACP0A may   2023  – june 2023 ADS54J60

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2交错架构
  6. 3直流偏移校正
    1. 3.1 直流偏移校正架构
      1. 3.1.1 默认配置
      2. 3.1.2 旁路直流偏移校正
    2. 3.2 冻结直流偏移校正
    3. 3.3 环境温度波动的影响
    4. 3.4 输入频率对交错杂散的影响
  7. 4外部偏移校正
  8. 5配置外部直流偏移校正（通道 A）
    1. 5.1 器件默认配置
    2. 5.2 HSDC Pro 基线捕获
    3. 5.3 冻结交错引擎和直流偏移值
    4. 5.4 读取冻结的直流偏移值
    5. 5.5 加载直流偏移值
    6. 5.6 确认 HSDC Pro 捕获
  9. 6总结
  10. 7参考文献
  11. 8修订历史记录

2 交错架构

图 2-1 突出显示了包含直流偏移校正功能的器件内的相关区域。每个通道中的四个内部交错式 ADC 内核以高达 250MSPS 的速率进行采样，从而产生高达 1GSPS 的输出数据流（或 500MHz 的奈奎斯特带宽）。

第一个流水线级中的放大器会增加内核之间的直流偏移不匹配，并产生更高的交错杂散。DC 处的杂散由四个内核的平均偏移引起。为了减少内核之间的不匹配，每个交错式 ADC 内核都有一个单独的直流偏移校正块，旨在将内核偏移量设置为中间代码值。然后将来自每个内核的校正数据合并到交错引擎块中。

GUID-20230428-SS0I-GG3J-KP5X-V7TWSCLC0MWS-low.svg图 2-1 功能方框图