ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

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  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

2.11 CK 和 ADDR_CTRL 拓扑

CK 和 ADDR_CTRL 网类别的布线方式相似，并且从处理器中的 DDR 控制器到 LPDDR4 SDRAM 进行偏差匹配，以保证在 SDRAM 上正确地对 ADDR_CTRL 信号进行采样。对待 CK0 网类别需要更加谨慎，因为它的运行转换速率更高并且采用差分形式。CK 和 ADDR_CTRL 拓扑是平衡“T”。

图 2-6 所示为 CK0 网类别的拓扑。图 2-7 和图 2-8 显示了相应 ADDR_CTRL_A 网类别的拓扑。请注意，组内的某些信号在存储器通道之间共享，而其他信号则专用于每个通道。表 2-6 详细介绍了布线段的偏差匹配要求。

GUID-2C63131C-632B-41BD-A1B7-83485B65CE3D-low.gif图 2-6 LPDDR4 CK 拓扑
GUID-20211215-SS0I-RZB2-8NJR-73DXB6HNLWRF-low.svg图 2-7 LPDDR4 ADDR_CTRL 拓扑/分支信号
GUID-20211215-SS0I-W7XZ-PH3J-QPTG0VFBZ0H0-low.svg图 2-8 LPDDR4 ADDR_CTRL 拓扑/点对点信号

建议在布线期间尽量减少层转换。如果必须进行层转换，则最好转换到使用相同参考平面的层。如果无法做到这一点，请确保附近有缝合过孔，以使返回电流在参考平面之间转换。目标是更大限度地减小返回电流路径的大小，从而尽量减小该路径中的电感。如果缺少这些缝合过孔，则会导致信号路径中的阻抗不连续，从而增加串扰和信号失真。

在 CK 和 ADDR_CTRL 组拓扑的网上不允许存在残桩或端接。所有测试和探头接入点必须排成一条直线，不得有任何分支或残桩。