ZHCAAN8 应用手册 | 德州仪器 TI.com.cn

ZHCAAN8E september 2022 – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

2.13 CK 和 ADDR_CTRL 布线规格

CK 和 ADDR_CTRL 网类别中的偏差会直接降低 ADDR_CTRL 网的建立和保持裕量。因此，必须控制该偏差。PCB 布线的延迟与其长度成正比。因此，必须通过在一组定义的信号中匹配布线的长度来管理延迟偏差。在 PCB 上实际匹配偏差的唯一方法是将较短的布线延长至网类别中最长的网及其相关时钟的长度。

表 2-6 列出了构成从处理器到 SDRAM 的布线的各个段的限制。这些段的长度与先前的表 2-6、图 2-7 和图 2-8 中显示的 CK 和 ADDR_CTRL 拓扑图一致。通过控制某个布线组中所有信号的相同段的布线长度，可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。

这些参数仅供参考，旨在使设计在仿真之前接近成功。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 3中定义的仿真结果进行比较。

表 2-6 CK 和 ADDR_CTRL 布线规格

编号	参数	最小值	典型值	最大值	单位
LP4_ACRS1	网类别 CK 的传播延迟 RSAC1 + RSAC2			250 ⁽¹⁾	ps
LP4_ACRS2	网类别 ADDR_CTRL 的传播延迟 RSAC3 + RSAC4、RSAC5			250 ⁽¹⁾	ps
LP4_ACRS3	网类别 CK 内的偏差（CK+ 至 CK- 偏差） (RSAC1 + RSAC2) 偏差			0.25 ⁽²⁾	ps
LP4_ACRS4	网类别 ADDR_CTRL 上的偏差 RSAC3 + RSAC4 偏差		3		ps
LP4_ACRS5	每个 T 分支信号对之间的偏差 RSAC2 或 RSAC4 偏差 ⁽⁷⁾		0.1		ps
LP4_ACRS6	ADDR_CTRL 以及关联的 CK 时钟网类别上的偏差 RSAC1 + RSAC2、RSAC3 + RSAC4、RSAC5 ⁽⁹⁾		3		ps
LP4_ACRS7	每条布线上的过孔数			4	个过孔
LP4_ACRS8	过孔残桩长度 ⁽⁸⁾		20		mil
LP4_ACRS8	过孔数差异			0 ⁽³⁾	个过孔
LP4_ACRS10	中心到中心 CK 到其他 LPDDR4 布线间距 ⁽⁴⁾	4w
LP4_ACRS11	中心到中心 ADDR_CTRL 到其他 LPDDR4 布线间距 ⁽⁴⁾	3w
LP4_ACRS12	中心到中心 ADDR_CTRL 到其他 ADDR_CTRL 布线间距 ⁽⁴⁾	3w
LP4_ACRS13	CK 中心到中心间距 ⁽⁵⁾、⁽⁶⁾
LP4_ACRS14	CK 到其他网间距 ⁽⁴⁾	4w

(1) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。

(2) 仅通过设计/仿真验证。不会在设计上进行验证。

(3) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过所有段偏差最大值时，过孔数差异才可能增加 1。

(4) 对于最长达 500 mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。

(5) 设置 CK 间距以确保具有适当的差分阻抗。

(6) 用户必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。

(7) 在分支布线段（平衡 T）上进行偏差控制旨在优化信号完整性（波形反射）。不需要也不建议在所有分支布线段中匹配偏差，仅针对特定信号的每个分支进行匹配即可。

(8) 如果以高于 3200Mbps 的数据速率运行 LPDDR4，则需要进行过孔残桩控制。

(9) 建议在同一信号层上对网类别 CK 和 ADDR_CTRL 进行布线，以实现更好的偏差控制。