7 动态误差（基准电压驱动能力）

SAR ADC 逻辑在开始数字转换之前首先对输入进行采样。之后，SAR ADC 在适当的上限为每个位转换采样 VREF。因此，电荷重新分配发生在 ADC 基准引脚上的每一次位转换之时。峰值电流的大小与数据转换器的时钟频率成正比。MSB 转换需要的是上限处的最大电荷，LSB 需要的是最小电荷。因此，从 MSB 到 LSB 的转换过程中电流会变化。这种电流变化会根据输出阻抗改变输出。这种变化会转化为非线性误差。

图 7-2 显示了当 REF3433-Q1 用作基准并且采样 (CS) 频率为 2MHz 和 64MHz 时钟频率时，AVDD（基准引脚）处 12 位 TI SAR AD7049 在 1V 输入时的瞬态电流图。基准引脚的负载电容为 10µF。电流是通过测量放在基准引脚 ADC 和 REF3433Q 之间 500Ω 阻抗的压降来测量的。

每次转换的时间段为 0.5µs。数据转换发生在从 MSB 到 LSB 的第 3 个时钟到第 14 个时钟之间（这是一个周期的前半部分）{参考 – ADC 数据表}。转换期间的每个时钟因电荷再分配而产生电流尖峰。我们可以看到从 MSB 到 LSB 电流尖峰呈非线性变化。SAR ADC 转换过程中基准引脚的最大电流在 1V 输入下为 600µA。此电流随输入幅值而变化。这导致参考器件的输出呈非线性变化，从而在 ADC 输出中引入谐波失真，如白皮书《基准电压对总谐波失真的影响》 所述。

为了提高开关负载驱动能力，必须将电容器放置在距离 SAR-ADC 基准引脚很近的位置。在选择电容时，还必须考虑基准的稳定性。

如果电流需求非常高（如果一个基准驱动多个 ADC），则可以在输出端使用低噪声缓冲器。

另一个需要考虑的是从并联基准输出引脚到 ADC 基准引脚的布线电阻。布线电阻的最大压降必须远小于 LSB/2。布线电阻的压降等于 Rtrace × Imax。这会直接增加负载调节误差。还需要尽可能减小布线长度，以减少布线电感。为了最大限度地减小这种误差，必须将基准放在非常接近 ADC 的 VREF 引脚的位置。如果基准有 VOUT 感应引脚，可通过将输出感应引脚连接到 ADC 的基准引脚来消除布线电阻问题。