ZHCAA01B March   2012  – July 2021 MSP430F5131 , MSP430F5132 , MSP430F5151 , MSP430F5152 , MSP430F5171 , MSP430F5172 , MSP430F5212 , MSP430F5214 , MSP430F5217 , MSP430F5219 , MSP430F5222 , MSP430F5224 , MSP430F5229 , MSP430F5232 , MSP430F5234 , MSP430F5237 , MSP430F5239 , MSP430F5242 , MSP430F5244 , MSP430F5247 , MSP430F5249 , MSP430F5252 , MSP430F5253 , MSP430F5254 , MSP430F5255 , MSP430F5256 , MSP430F5257 , MSP430F5258 , MSP430F5259 , MSP430F5304 , MSP430F5308 , MSP430F5309 , MSP430F5310 , MSP430F5324 , MSP430F5325 , MSP430F5326 , MSP430F5327 , MSP430F5328 , MSP430F5328-EP , MSP430F5329 , MSP430F5333 , MSP430F5335 , MSP430F5336 , MSP430F5338 , MSP430F5340 , MSP430F5341 , MSP430F5342 , MSP430F5358 , MSP430F5359 , MSP430F5418 , MSP430F5418A , MSP430F5419 , MSP430F5419A , MSP430F5435 , MSP430F5435A , MSP430F5436 , MSP430F5436A , MSP430F5437 , MSP430F5437A , MSP430F5438 , MSP430F5438A , MSP430F5438A-EP , MSP430F5500 , MSP430F5501 , MSP430F5502 , MSP430F5503 , MSP430F5504 , MSP430F5505 , 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  1.   商标
  2. 1ESD 简介
    1. 1.1 元件级 ESD 等级
      1. 1.1.1 人体放电模型 (HBM)
      2. 1.1.2 充电器件模型 (CDM)
    2. 1.2 系统级 ESD 等级
    3. 1.3 ESD 波形
  3. 2系统级 ESD 设计通用指南
    1. 2.1 外壳
      1. 2.1.1 外壳开口
      2. 2.1.2 外壳电缆
    2. 2.2 PCB 设计和布局
      1. 2.2.1 示例布局 - 电流环路
    3. 2.3 板载 ESD 保护器件
      1. 2.3.1 简单的无源器件
      2. 2.3.2 ESD 抑制器件
      3. 2.3.3 使用串联电阻提供 ESD 保护
    4. 2.4 电路设计和软件注意事项
      1. 2.4.1 电路设计
      2. 2.4.2 软件注意事项
    5. 2.5 ESD 测试
  4. 3系统高效 ESD 设计 (SEED)
    1. 3.1 系统级 ESD 保护方法
      1. 3.1.1 板载保护 - 初级钳位
      2. 3.1.2 片上保护 - 次级钳位
      3. 3.1.3 两级保护 - 基本 SEED 概念
    2. 3.2 系统级 ESD 设计的 SPICE 仿真方法
  5. 4基于 SEED 的 IEC 保护设计和验证 - 实际案例 1
    1. 4.1 对 IEC 应力波形建模
    2. 4.2 对 TVS 器件建模
    3. 4.3 对 MSP430 I/O 引脚建模
    4. 4.4 隔离阻抗计算
    5. 4.5 SPICE 仿真 – SEED 方法
    6. 4.6 板级验证
  6. 5系统级 ESD 保护 - 实际案例 2
  7. 6总结
  8. 7使用 TLP 参数建模
    1. 7.1 使用 TLP 参数对 TVS 器件建模 [8]
    2. 7.2 使用 TLP 参数对要保护的 IC 接口引脚建模 [8]
  9. 8参考文献
  10.   修订历史记录

1.3 ESD 波形

当带静电的物体放电时，生成的放电电流曲线前沿较陡直，随后是相对较缓慢的批量放电曲线。不同元件级 ESD 模型（HBM、CDM）和系统级模型 (IEC 64000-4-2) 之间的电流放电曲线存在显著差异。

标准 HBM 电流波形具有 2ns 至 10ns 的指定上升时间，而 CDM 上升时间通常介于 50ps 至 500ps 的范围内，具体取决于有效器件尺寸和电容量，而 IEC 初始脉冲的上升时间介于 0.6ns 至 1ns 之间，而第二次较大能量脉冲的上升时间介于 10ns 至 20ns 之间。就硬件故障或器件物理损坏而言，这些电流放电差异对于片上保护结构的有效性至关重要。除总功率和峰值电流处理能力外，大多数片上 ESD 保护元件还取决于导通响应的初始脉冲上升时间。因此，对于不同的模型应力，它们的表现可能不同 [2]。这意味着旨在满足 IC 级 ESD 标准（例如 HBM、CDM）的片上 ESD 保护不能适应系统级 ESD 应力，从而无法防止器件物理损坏和其他系统故障。这应由电路板设计人员或 OEM 进行系统级处理。

此外，IEC 脉冲能量远远大于 IC 级 HBM 或 CDM 脉冲能量，峰值电流也是如此。另外，频谱也不同。IEC 包括与 CDM 相当的高频分量，与 HBM 相当的低频分量以及介于两者之间的所有分量。即使准确定义了应用的 IEC 波形，在特定系统中的 IC 波形也是未知的 [2]，因此，功能或应用 ESD 故障是系统级的特定故障。

如果片上 ESD 保护电路必须适应整个系统级 ESD 应力，那么它必须能够在更快的瞬态和更高的峰值电流下吸收更高的能量。与电路板设计人员和 OEM 提供的元件级或系统级保护相比，这将最终会对芯片尺寸和器件总成本带来影响，使其缺少经济性。

图 1-4 显示了特定于模型的电流波形。

GUID-6B53A10A-E919-4F1A-8A55-BD8F758AB20A-low.png图 1-4 标准 HBM、CDM 和 IEC 放电脉冲比较
注：

随着硅技术的快速发展、数据传输速率的提高以及制造 ESD 控制装置和防护意识的提高，ESD 目标等级行业委员会 [15] 得出的结论是：1kV 的 HBM 和 250V 的 CDM 足以满足元件级 ESD 等级，同时在生产和组装期间仍可确保 IC 安全 [9，10]。德州仪器 (TI) 作为 ESD 目标等级行业委员会的成员，正在努力将这些 HBM 和 CDM 纳入设计规格。