ZHCSB31C August   2011  – June 2014 DS90UR903Q-Q1 , DS90UR904Q-Q1

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用范围
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  Handling Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics
    6. 6.6  Recommended Serializer Timing for PCLK
    7. 6.7  Serial Control Bus AC Timing Specifications (SCL, SDA) - I2C Compliant (See )
    8. 6.8  Serial Control Bus DC Characteristics (SCL, SDA) - I2C Compliant
    9. 6.9  Serializer Switching Characteristics
    10. 6.10 Deserializer Switching Characteristics
    11. 6.11 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
      1. 7.2.1 Typical Application Diagram
      2. 7.2.2 Block Diagrams
    3. 7.3 Feature Description
      1. 7.3.1 Serial Frame Format
      2. 7.3.2 Signal Quality Enhancers
        1. 7.3.2.1 Des - Receiver Input Equalization (EQ)
      3. 7.3.3 Emi Reduction
        1. 7.3.3.1 Des - Receiver Staggered Output
        2. 7.3.3.2 Des Spread Spectrum Clocking
    4. 7.4 Device Functional Modes
      1. 7.4.1 LVCMOS VDDIO Option
      2. 7.4.2 Powerdown
      3. 7.4.3 Pixel Clock Edge Select (TRFB/RRFB)
    5. 7.5 Programming
      1. 7.5.1 Description of Serial Control Bus
      2. 7.5.2 ID[X] Address Decoder
    6. 7.6 Register Maps
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Applications
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Typical Application Connection
        2. 8.2.2.2 AC Coupling
        3. 8.2.2.3 Power Up Requirements and PDB PIN
        4. 8.2.2.4 Transmission Media
        5. 8.2.2.5 Serial Interconnect Guidelines
        6. 8.2.2.6 Application Curves
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
  11. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档　
    2. 11.2 相关链接
    3. 11.3 商标
    4. 11.4 静电放电警告
    5. 11.5 术语表
  12. 12机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 10MHz 至 43MHz 输入并行端口时钟 (PCLK) 支持
  • 210Mbps 至 903Mbps 数据吞吐量
  • 单个差分对互连
  • 具有 DC 平衡编码的嵌入式时钟以支持 AC 耦合互连
  • 能够驱动长达 10 米的屏蔽双绞线
  • 用于器件配置的 I2C 兼容串口
  • 单个硬件器件寻址引脚
  • LOCK（锁定）输出报告引脚以验证链路完整性
  • 集成端接电阻器
  • 1.8V 或 3.3V 兼容并行总线接口
  • 1.8V 单电源
  • 符合 ISO 10605 静电放电 (ESD) 以及 IEC 61000-4-2 ESD 标准
  • 汽车应用级产品：符合 AEC-Q100 2 级要求
  • 温度范围：-40°C 至 +105°C
  • 解串器上无需基准时钟
  • 可编程接收均衡
  • 电磁干扰 (EMI) / 电磁兼容性 (EMC) 迁移
    • DES 可编程展频 (SSCG) 输出
    • DES 接收器交错输出

2 应用范围

  • 汽车显示系统
    • 中央信息显示屏
    • 导航显示屏
    • 后座娱乐系统

3 说明

DS90UR903Q/DS90UR904Q 芯片组提供一个具有高速正向通道的 FPD-Link II 接口，用来实现单一差分对上的数据传输。 此串化器/解串器对针对图形主机控制器与显示模块间的直接连接。 这个芯片组非常适合于将视频数据驱动至要求 18 位色深（RGB666 + HS，VS 和 DE）的显示屏。 此串化器转换一个单个高速串行数据流上的 21 位数据。 这个单个串行数据流通过消除并行数据与时钟路径间的偏差，简化了印刷电路板 (PCB) 走线和电缆上的宽数据总线传输。 这样，通过限制数据路径的宽度，大大节省了系统成本，相应地减少了 PCB 层数、电缆宽度以及连接器尺寸和引脚数量。

解串器输入提供均衡控制来补偿较长距离介质上的损耗。 内部 DC 均衡编码/解码被用来支持 AC 耦合互连。

此串化器采用 40 引脚超薄型四方扁平无引线 (WQFN) 封装，而解串器采用 48 引脚 WQFN 封装。

器件信息(1)

部件号 封装 封装尺寸（标称值）
DS90UR903Q-Q1 WQFN RTA (40) 6.00mm x 6.00mm
DS90UR904Q-Q1 超薄四方扁平无引线 (WQFN) RHS (48) 7.00mm x 7.00mm
  1. 如需了解所有可用封装，请见数据表末尾的可订购产品附录。


简化电路原理图

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典型眼图

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