ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
双环路 PLL 架构可在很宽的输出频率和相位噪声集成带宽范围内提供超低抖动性能。第一级 PLL (PLL1) 由外部参考时钟驱动，使用外部 VCXO 为第二级倍频 PLL (PLL2) 提供频率精确、低相位噪声的参考时钟。
PLL1 通常使用窄环路带宽（通常为 10Hz 至 200Hz）来保持参考时钟输入信号的频率精度，同时抑制参考时钟可能沿其路径或从其他电路累积的较高失调电压频率相位噪声。这个经过清理的参考时钟为 PLL2 提供了参考输入。
提供给 PLL2 的低相位噪声参考允许 PLL2 在宽环路带宽（通常为 50kHz 至 200kHz）下运行。选择 PLL2 的环路带宽是为了利用内部 VCO 卓越的高失调电压频率相位噪声曲线和参考 VCXO 良好的低失调电压频率相位噪声。
超低抖动是通过允许外部 VCXO 的相位噪声在低失调电压频率下控制最终输出相位噪声，并让内部 VCO 的相位噪声在高失调电压频率下控制最终输出相位噪声来实现的。这会产生出色的整体相位噪声和抖动性能。