ZHCSU04 November   2023 DAC61401 , DAC81401

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  最大绝对额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求：写入，IOVDD：1.7 V 至 2.7 V
    7. 5.7  时序要求：写入，IOVDD：2.7V 至 5.5V
    8. 5.8  时序要求：读取和菊花链，FSDO = 0，IOVDD：1.7 V 至 2.7 V
    9. 5.9  时序要求：读取和菊花链，FSDO = 1，IOVDD：1.7 V 至 2.7 V
    10. 5.10 时序要求：读取和菊花链，FSDO = 0，IOVDD：2.7V 至 5.5V
    11. 5.11 时序要求：读取和菊花链，FSDO = 1，IOVDD：2.7V 至 5.5V
    12. 5.12 时序图
    13. 5.13 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 数模转换器 (DAC) 架构
      2. 6.3.2 R-2R 梯形 DAC
      3. 6.3.3 可编程增益输出缓冲器
      4. 6.3.4 感测引脚
      5. 6.3.5 DAC 寄存器结构
        1. 6.3.5.1 输出更新
        2. 6.3.5.2 软件清除
          1. 6.3.5.2.1 软件复位模式
      6. 6.3.6 内部基准
      7. 6.3.7 电源序列
        1. 6.3.7.1 上电复位 (POR)
      8. 6.3.8 过热警报
    4. 6.4 器件功能模式
      1. 6.4.1 省电模式
    5. 6.5 编程
      1. 6.5.1 独立操作
      2. 6.5.2 菊花链运行
      3. 6.5.3 帧错误校验
  8. 7 寄存器映射
    1. 7.1 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 主要元件
        2. 8.2.2.2 补偿电容器
        3. 8.2.2.3 增益级
        4. 8.2.2.4 衰减和缓冲级
        5. 8.2.2.5 外部电源
        6. 8.2.2.6 保护设计
        7. 8.2.2.7 设计精度
      3. 8.2.3 应用曲线
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

图 4-1 PW 封装，20 引脚 TSSOP（顶视图）
表 4-1 引脚功能
引脚 类型 说明
名称 编号
AVDD 5 电源 正电源
AVSS 3 Power 负电源
CCOMP 7 输入 VOUT 的外部补偿电容器连接引脚。
添加外部电容器（470pF，典型值）可降低输出放大器的带宽，从而提高 VOUT 引脚上具有高容性负载（高达 1μF）时的稳定性，但这会增加建立时间。
FAULT 12 输出 FAULT 引脚。开漏输出。需要外部 10kΩ 上拉电阻。当检测到 FAULT 条件时，引脚变为低电平（有效）。
GND 19 接地 数字和模拟地，连接至 0V
IOVDD 17 电源 IO 引脚电源
NC 4、6、8、18 — 必须保持未连接，引脚悬空
SCLK 14 输入 串行外设接口 (SPI) 的串行时钟输入。数据的传输速率可高达 50 MHz。施密特触发逻辑输入
SDIN 15 输入 串行数据输入。数据在串行时钟输入的下降沿传入寄存器中。施密特触发逻辑输入
SDO 13 输出 串行数据输出。数据在 FSDO 设置的 SCLK 上升沿或下降沿有效。
SYNC 16 输入 SPI 总线片选输入（低电平有效）。除非 SYNC 为低电平，否则数据位不会在时钟沿进入串行移位寄存器。当 SYNC 为高电平时，SDO 处于高阻态
VDD 20 电源 数字和模拟电源
VOUT 9 输出 DAC 电压输出引脚
VREFGND 2 输入 基准地，连接到 0V
VREFIO 1 输入/输出 内部基准输出或外部基准输入。将一个 150nF 电容器接地。
VSENSEN 11 输入 连接到 0V
VSENSEP 10 输入 用于正电压输出负载连接的检测输出引脚