ZHCSTV1A November   2023  – March 2024 DAC39RF10EF , DAC39RFS10EF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
    6. 7.6 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 发送器详细设计过程
        1. 8.2.3.1 时钟子系统详细设计过程
          1. 8.2.3.1.1 示例 1：SWAP-C 优化
          2. 8.2.3.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.3.1.4 10GHz 时钟生成
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3 电源相关建议

该器件有三个电源电压并且需要七个电源域，才能实现如表 8-3 中所示的数据表性能：

表 8-3 推荐的电源域
电压 电源域 器件电源
+1.8V VDDA VDDA18A、VDDA18B
VDDIO VDDIO
VDDCSR VDDCLK、VDDSYS、VDDR
+1.0V VDDL VDDLA、VDDLB
VDCCCLK VDDCLK10
DVDD VDDDIG、VDDT、VDDDEA 和 VDDDEB
-1.8V VEEx VEEAM18、VEEBM18

推荐的电源如图 8-22 所示。电源电压必须具有低噪声，并提供所需的电流以实现额定器件性能。首先使用降压高效开关转换器，然后使用 LDO 进行第二级稳压，从而降低开关噪声并提高电压精度。用户还可以参阅 TI WEBENCH® Power Designer，它可用于根据需要选择和设计各个电源元件。推荐的开关稳压器为：

  • TPSM82913 = +2.3V，适用于 VDDA、VDDIO、VDDCSR、VDDL 和 VDCCCLK 域
  • TPS543620 = +1V，适用于 DVDD
  • TPSM82913 = +3.8V，适用于 VEEx 域

推荐的 LDO 包括：

  • +1.8V 和 +1V TPS7A9401
  • -1.8V LM27762

GUID-20230419-SS0I-2K8K-6HXB-LZPMMDLQJHZB-low.svg图 8-22 推荐的电源方框图

VDDA 电源由 LDO 或低噪声压降线性稳压器调节，输出电压为 +1.8V，并进一步细分为以下子组电源域：

  • VDDA：VDDA18A、VDDA18B
  • VDDIO
  • VDDCSR：VDDCLK、VDDSYS、VDDR

每个器件电源均可连接到单个 LDO，但可通过铁氧体磁珠和/或三端电容器或类似器件进行隔离。

VDDL 电源为 +1V，并进一步细分为 VDDLA 和 VDDLB。每个器件电源均可连接到单个 LDO，但可通过铁氧体磁珠和/或三端电容器或类似器件进行隔离。

VDDCLK10 电源为 +1V，可实现出色相位噪声性能。VDDCLK10 应单独与 LDO 隔离，以防止其他 1.0V 电源耦合到时钟路径中的噪声。

DVDD 电源为 +1.0V，可直接连接到开关电源。DVDD 包含以下器件电源：VDDDIG、VDDT、VDDDEA 和 VDDDEB，它们均可连接在一起。无需使用铁氧体磁珠和/或三端电容器或类似器件进行进一步隔离。

VEEx 电源由单个 LDO 提供 -1.8V 电压，并进一步细分为 VEEAM18 和 VEEBM18，它们通过铁氧体磁珠和/或三端电容器或类似器件进行隔离。

强烈建议遵循以下重要的电源设计注意事项：

  1. 当所有电源轨和总线电压进入系统板时，将其解耦。进一步在每个电源域的 DAC 自身或其附近进行额外去耦。通常，每个电源引脚一个去耦电容器就足够了，除非在数据表或 EVM 组件中有所规定。
  2. 请记住，每个附加的滤波级可实现大概 20dB/十倍频程的噪声抑制。
  3. 对高频和低频进行解耦，可能需要多个电容值。
  4. 串联铁氧体磁珠和馈通电容器通常用于电源普通接入点，可用于额外的电源域隔离。应该对系统板上的每个单独电源电压实施上述措施，无论是来自 LDO 还是开关稳压器。
  5. 为了增加电容，请使用紧密堆叠的电源和接地层对（≤4 密耳间距），这增加了 PCB 设计固有的高频 (>500MHz) 解耦。
  6. 应尽可能使电源远离敏感的模拟电路，如 DAC 的前端射频级、高速时钟和数字电路。
  7. 使需要更高电流的电源域靠近堆叠顶部或具有电源正常入口点的层。这样可以更大限度地减小整体环路电感。
  8. 电源平面上的任何开放或无效区域，请填充接地以提供额外的隔离和屏蔽。
  9. 在所有相邻电源平面和/或接地平面填充之间保持 20mil 至 25mil 的间隙。这有助于消除同一层内相邻电源域和/或接地之间的所有间隙耦合。
  10. 一些开关稳压器电路/组件可能位于 PCB 的另一侧以增加隔离效果。
  11. 遵循 IC 制造建议；如果应用手册或数据表中没有直接说明，可以研究评估板。这些是值得参考的好工具。上述几点可帮助提供可靠的电源设计，从而在许多应用中实现数据表中指明的性能。

每个应用在电源电压上具有不同的噪声容差，因此请阅读以下两个应用手册以获取更多信息，更好地理解如何进行协调：

另请参阅图 8-30 至图 8-33，其中说明了单电源布局和堆叠方法。