ZHCSTV1A November   2023  – March 2024 DAC39RF10EF , DAC39RFS10EF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
    6. 7.6 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 发送器详细设计过程
        1. 8.2.3.1 时钟子系统详细设计过程
          1. 8.2.3.1.1 示例 1：SWAP-C 优化
          2. 8.2.3.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.3.1.4 10GHz 时钟生成
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1.6 睡眠和禁用模式

有多种方法可以关闭或暂时禁用 DAC 输出。为了防止器件电路的不对称老化，在某些选项中，DAC 的输出会保持低电平。表 8-1 列出了睡眠或禁用 DAC 输出的选项。

在完全断电模式下可节省最多电量，通过将 MODE 寄存器设置为 0x3 即可启用该模式。在该模式下，会保持低电平输出信号，以防止出现不对称老化。从完全断电状态恢复到完全运行需要数百微秒。

通过将相应的 MXMODE 寄存器设置为 0x6，可以禁用一个或两个 DAC 输出。这样可以节省一些功耗，并且 DAC 输出低电平信号，以防止出现不对称老化。如果只禁用一个通道，则来自已禁用通道的低电平杂散可以馈入活动通道，从而产生约 -80dBFS 的杂散。

TX ENABLE 功能通过 TXEN0/1 焊球或 TX_EN 寄存器启用，它提供了一种通过强制数字代码为 0（中量程）来快速禁用 DAC 输出的方法（有关 TX ENABLE 延迟，请参阅节 6.9）。当 QUITE_TX_ENABLE 寄存器为 0 时，输出端仍会保持低电平信号，以防止出现饱和。当 QUITE_TX_ENABLE 为 1 时，如果启用了数据无关的 DEM 和抖动，则可以防止不对称老化。如果禁用了 DEM 和抖动，或者将 DEM 设置为依赖于数据的 DEM，则当器件大多数时间都处于此模式下时，DAC 可能会在器件的生命周期内出现性能下降。性能下降是特定于通道的，只会影响已禁用的通道。

表 8-1 DAC 睡眠和输出禁用选项
选项 MXMODE TX_EN QUIET_TX_DISABLE DEM 抖动 低电平输出 长期性能下降 节能
器件完全断电 (MODE = 0b11) - - - - - 是 否 大多数
DAC 禁用 6 1 - - - 是 否 某些
TX 启用 不限 0 0 - - 是 否 最少
TX 启用 0-5 0 1 0，1 0，1 否 否 最少
TX 启用 0-5 0 1 2、3 3 否 是 最少
TX 启用 6 0 1 0，1 0，1 否 否 最少
TX 启用 6 0 1 2、3 3 否 是 最少

当 DAC 处于完全断电状态时，睡眠期间 DAC 输出的共模电压需要保持在 2V 以下。对于交流耦合输出，偏置通常由电感器或平衡-非平衡变压器中心抽头提供至 1.8V，这也会强制共模电压也达到 1.8V。对于直流耦合输出，通常通过一个电阻器端接至高于 1.8V 的电压（例如 2.3V）的应用，必须提供足够的 DAC 输出电流以将共模电压降至 2V 以下。这是通过根据以下公式对 DACx_CBIAS_SLEEP（DACA 为地址 0x724 位 7:4，而 DACB 为地址 0x726 位 7:4）进行编程来实现的：

方程式 4. D A C _ C B I A S _ S L E E P   =   c e i l   ( 2 ∙ V B I A S - V O U T _ C M _ S L E E P R T E R M   -   7.36 m A 1.47 m A) )

其中：

  • VOUT_SLEEP 是睡眠模式下的 DAC 输出共模电压 (≤ 2V)
  • VBIAS 是外部直流偏置
  • RTERM 是外部偏置电阻/端接至 VBIAS
  • ceil 是上限运算符（整数向上舍入）