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SN74LVC1G175B-EP

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비동기 클리어를 지원하는 EP(Enhanced Product) 싱글 D-Type 플립플롭

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데이터 시트

SN74LVC1G175B-EP

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제품 상세 정보

Number of channels 1 Technology family LVC Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 150 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -55 to 125 Rating HiRel Enhanced Product
Number of channels 1 Technology family LVC Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 150 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -55 to 125 Rating HiRel Enhanced Product
SOT-23 (DBV) 6 8.12 mm² (2.9 mm × 2.8 mm)
  • Operating range from 1.1V to 5.5V
  • 5.5V tolerant input pins
  • Supports standard pinouts
  • Latch-up performance exceeds 100mAper JESD 78
  • Supports defense and aerospace applications:
    • Controlled baseline
    • One assembly and test site
    • One fabrication site
    • Extended product life cycle
    • Product traceability
  • Operating range from 1.1V to 5.5V
  • 5.5V tolerant input pins
  • Supports standard pinouts
  • Latch-up performance exceeds 100mAper JESD 78
  • Supports defense and aerospace applications:
    • Controlled baseline
    • One assembly and test site
    • One fabrication site
    • Extended product life cycle
    • Product traceability

The SN74LVC1G175B-EP device is a single D-type flip-flop with asynchronous clear (CLR) input. When CLR is HIGH, data from the input pin (D) transfers to the output pin (Q) on the rising edge of the clock (CLK). When CLR is LOW, the Q is forced into the LOW state, regardless of the clock edge or data on D.

The SN74LVC1G175B-EP device is a single D-type flip-flop with asynchronous clear (CLR) input. When CLR is HIGH, data from the input pin (D) transfers to the output pin (Q) on the rising edge of the clock (CLK). When CLR is LOW, the Q is forced into the LOW state, regardless of the clock edge or data on D.

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상위 문서 유형 직함 형식 옵션 최신 영어 버전 다운로드 날짜
* 데이터 시트 SN74LVC1G175B-EP Enhanced Product, Single D-Type Flip-Flop with Asynchronous Clear datasheet PDF | HTML 2026. 3. 26
* 방사능 및 안정성 보고서 SN74LVC1G175B-EP Enhanced Product Qualification and Reliability Report PDF | HTML 2026. 3. 19

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

5-8-LOGIC-EVM — 5핀~8핀 DCK, DCT, DCU, DRL 및 DBV 패키지용 일반 논리 평가 모듈

5~8핀 수의 DCK, DCT, DCU, DRL 또는 DBV 패키지가 있는 모든 디바이스를 지원하도록 설계된 유연한 EVM.
사용 설명서: PDF
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
SOT-23 (DBV) 6 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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