SN65LVDS4
- Designed for Signaling Rates(1) up to:
- 500-Mbps Receiver
- Operates From a 1.8-V or 2.5-V Core Supply
- Available in 1.5-mm × 2-mm UQFN Package
- Bus-Terminal ESD Exceeds 2 kV (HBM)
- Low-Voltage Differential Signaling With Typical
Output Voltages of 350 mV Into a 100-Ω Load - Propagation Delay Times
- 2.1 ns Typical Receiver
- Power Dissipation at 250 MHz
- 40 mW Typical
- Requires External Failsafe
- Differential Input Voltage Threshold Less Than 50
mV - Can Provide Output Voltage Logic Level (3.3-V
LVTTL, 2.5-V LVCMOS, 1.8-V LVCMOS) Based
on External VDD Pin, Thus Eliminating External
LevelTranslation
The SN65LVDS4 is a single, low-voltage, differential line receiver in a small-outline UQFN package.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | SN65LVDS4 1.8-V High-Speed Differential Line Receiver datasheet (Rev. A) | PDF | HTML | 2015. 11. 30 | |
| Application brief | Level Shift No More: Support Low Voltage I/O Signals into a FPGA, Processor, or ASIC (Rev. A) | PDF | HTML | 2024. 8. 15 | ||
| Application brief | How to Use a 3.3-V LVDS Buffer as a Low-Voltage LVDS Driver | 2019. 1. 9 | |||
| Application brief | How to Support 1.8-V Signals Using a 3.3-V LVDS Driver/Receiver + Level-Shifter | 2018. 12. 28 | |||
| Application brief | LVDS to Improve EMC in Motor Drives | 2018. 9. 27 | |||
| Application brief | How Far, How Fast Can You Operate LVDS Drivers and Receivers? | 2018. 8. 3 | |||
| Application brief | How to Terminate LVDS Connections with DC and AC Coupling | 2018. 5. 16 | |||
| 애플리케이션 노트 | TMDS Clock Detection Solution in HDMI Sink Applications | PDF | HTML | 2017. 8. 23 | ||
| 기술 문서 | Get Connected: High-speed LVDS comparator | PDF | HTML | 2015. 6. 3 |
설계 및 개발
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|---|---|---|
| UQFN (RSE) | 10 | Ultra Librarian |
주문 및 품질
권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.