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ADC08DJ3200

활성

8비트, 듀얼 3.2GSPS 또는 싱글 6.4GSPS, RF 샘플링 아날로그-디지털 컨버터(ADC)

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데이터 시트

ADC08DJ3200

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제품 상세 정보

Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 8 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 8000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 2800 Architecture Folding Interpolating SNR (dB) 49.4 ENOB (Bits) 7.8 SFDR (dB) 69 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 8 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 8000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 2800 Architecture Folding Interpolating SNR (dB) 49.4 ENOB (Bits) 7.8 SFDR (dB) 69 Operating temperature range (°C) -40 to 85 Input buffer Yes
FCCSP (AAV) 144 100 mm² (10 mm × 10 mm)
  • ADC core:
    • 8-bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Performance specifications (fIN = 997 MHz):
    • ENOB: 7.8 bits
    • SFDR:
      • Dual-channel mode: 67 dBFS
      • Single-channel mode: 62 dBFS
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 8.0 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
    • Analog input common-mode (VICM): 0 V
  • Noiseless aperture delay (TAD) adjustment:
    • Precise sampling control: 19-fs step
    • Simplifies synchronization and interleaving
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features:
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B serial data interface:
    • Supports subclass 0 and 1
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Power consumption: 2.8 W
  • Power supplies: 1.1 V, 1.9 V
  • ADC core:
    • 8-bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Performance specifications (fIN = 997 MHz):
    • ENOB: 7.8 bits
    • SFDR:
      • Dual-channel mode: 67 dBFS
      • Single-channel mode: 62 dBFS
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 8.0 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
    • Analog input common-mode (VICM): 0 V
  • Noiseless aperture delay (TAD) adjustment:
    • Precise sampling control: 19-fs step
    • Simplifies synchronization and interleaving
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features:
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B serial data interface:
    • Supports subclass 0 and 1
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Power consumption: 2.8 W
  • Power supplies: 1.1 V, 1.9 V

The ADC08DJ3200 device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from DC to above 10 GHz. In dual-channel mode, the ADC08DJ3200 can sample up to 3200 MSPS and up to 6400 MSPS in single-channel mode. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 8.0 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC08DJ3200 uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multi-device synchronization. The serial output lanes support up to 12.8 Gbps and can be configured to trade-off bit rate and number of lanes. At 5 GSPS, only four total lanes are required running at 12.5 Gbps or 16 lanes can be used to reduce the lane rate to 3.125 Gbps. Innovative synchronization features, including noiseless aperture delay (TAD) adjustment and SYSREF windowing, simplify system design for phased array radar and MIMO communications.

The ADC08DJ3200 device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from DC to above 10 GHz. In dual-channel mode, the ADC08DJ3200 can sample up to 3200 MSPS and up to 6400 MSPS in single-channel mode. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 8.0 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC08DJ3200 uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multi-device synchronization. The serial output lanes support up to 12.8 Gbps and can be configured to trade-off bit rate and number of lanes. At 5 GSPS, only four total lanes are required running at 12.5 Gbps or 16 lanes can be used to reduce the lane rate to 3.125 Gbps. Innovative synchronization features, including noiseless aperture delay (TAD) adjustment and SYSREF windowing, simplify system design for phased array radar and MIMO communications.
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* 데이터 시트 ADC08DJ3200 6.4-GSPS Single-Channel or 3.2-GSPS Dual-Channel, 8-bit, RF-Sampling Analog-to-Digital Converter (ADC) datasheet (Rev. A) PDF | HTML 2019. 2. 21
애플리케이션 노트 Comparing Active vs. Passive High-Speed/RF A/D Converter Front Ends PDF | HTML 2025. 3. 28
애플리케이션 노트 Evaluating High-Speed, RF ADC Converter Front-end Architectures PDF | HTML 2025. 3. 26
애플리케이션 노트 Intel Stratix 10 GX 16-Lane RX JESD204B-ADC12DJ3200 Interoperability Reference Design 2018. 5. 30

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

ADC08DJ3200EVM — ADC08DJ3200 - 8비트, 듀얼 3.2GSPS 또는 단일 6.4GSPS, RF 샘플링 ADC 평가 모듈

ADC08DJ3200 EVM(평가 모듈)은 ADC08DJ3200 고속 ADC(아날로그-디지털 컨버터)를 평가하도록 설계되었습니다. EVM에는 JESD204B 인터페이스를 지원하는 8비트, 듀얼 채널 3.2GSPS 또는 단일 채널 6.4GSPS ADC인 ADC08DJ3200이 장착되어 있습니다.
사용 설명서: PDF
지원되는 제품 및 하드웨어
재고 있음
제한:
??asset.out-of-stock-ti_ko_KR??
이용할 수 없음
펌웨어

TI204C-IP — Request for JESD204 rapid design IP

JESD204 고속 설계 IP는 FPGA 엔지니어가 JESD204 시스템으로 작동하는 경로를 가속화할 수 있도록 설계 IP는 다운스트림 디지털 처리 및 기타 애플리케이션 로직이 JESD204 프로토콜 대부분의 성능 및 타이밍에 중요한 제약 조건으로부터 격리되는 방식으로 설계되었습니다. IP는 설계자가 펌웨어 개발 시간을 단축하고 FPGA 통합을 쉽게 수행할 수 있도록 지원합니다.

JESD204 고속 설계 IP는 TI 고속 데이터 컨버터와 함께 사용할 수 있도록 로열티 없이 제공됩니다. TI는 특정 FPGA 플랫폼과 TI 데이터 (...)

지원되는 제품 및 하드웨어
평가 모듈(EVM)용 GUI

SLAC745 — ADC12DJxx00 GUI

지원되는 제품 및 하드웨어
시뮬레이션 모델

ADC12DJ3200 IBIS Model

SLVMC42.ZIP (36 KB) - IBIS 모델
지원되는 제품 및 하드웨어
시뮬레이션 모델

ADC12DJ3200 IBIS-AMI Model

SLVMC55.ZIP (5569 KB) - IBIS-AMI 모델
지원되는 제품 및 하드웨어
계산 툴

FREQ-DDC-FILTER-CALC — RF-Sampling Frequency Planner, Analog Filter, and DDC Excel Calculator

이 Excel 계산기는 시스템 설계자가 직접 RF 샘플링 리시버의 설계 및 디버깅을 간소화할 수 있는 방법을 제공합니다. 주파수 계획, 아날로그 필터링 및 데시메이션 필터 스퍼 위치의 세 가지 기능을 제공합니다.

개념 단계에서 주파수 계획 툴을 사용하면 차단 이벤트 중 스퓨리어스 프리 동적 범위(SFDR)를 최적화하기 위해 ADC 샘플링 속도와 입력 주파수 위치를 모두 미세 조정할 수 있습니다. 일부 설계는 두 가지 모두에 유연성을 제공합니다. L-대역 리시버나 무선 인프라 기지국 같이 고정 주파수 대역을 처리하고 샘플링 속도 (...)

지원되는 제품 및 하드웨어
레퍼런스 디자인

TIDA-01021 — DSO, 레이더 및 5G 무선 테스터용 멀티 채널 JESD204B 15GHz 클로킹 레퍼런스 디자인

고속 멀티 채널 애플리케이션에는 최적의 시스템 SNR, SFDR 및 ENOB를 달성하기 위해 채널 간 스큐를 관리할 수 있는 정밀한 클로킹 솔루션이 필요합니다. 이 레퍼런스 설계는 VCO가 통합된 TI의 LMX2594 광대역 PLL을 활용하여 JESD204B 인터페이스를 위한 10MHz~15GHz 클록과 SYSREF를 생성하여 별도의 보드에서 두 개의 고속 채널을 지원할 수 있습니다. 10KHz 오프셋 위상 잡음은 15GHz 클록 주파수의 경우 -104dBc/Hz 미만입니다.  TI의 ADC12DJ3200 고속 컨버터 EVM을 (...)
지원되는 제품 및 하드웨어
레퍼런스 디자인

TIDA-01022 — DSO, 레이더, 5G 무선 테스트 시스템용 유연한 3.2GSPS 멀티 채널 AFE 레퍼런스 설계

이 고속 멀티 채널 데이터 캡처 레퍼런스 설계는 최적의 시스템 성능을 구현합니다. 시스템 설계자는 고속 멀티 채널 클록 생성을 위한 클록 지터 및 스큐와 같은 중요한 설계 매개 변수를 고려해야 합니다. 이는 전체 시스템 SNR, SFDR, 채널 간 스큐 및 결정적 지연 시간에 영향을 미칩니다. 이 레퍼런스 설계는 JESD204B를 지원하는 고속 데이터 컨버터, 고속 증폭기, 고성능 클록 및 저잡음 전력 솔루션을 사용하여 최적의 시스템 성능을 달성하는 멀티다중 채널 AFE 및 클록 솔루션을 보여줍니다.
지원되는 제품 및 하드웨어
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
FCCSP (AAV) 144 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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