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SN74HC112

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Zweifache negativ flankengesteuerte J-K-Flipflops mit Clear und Preset

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Datenblatt

SN74HC112

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Produktdetails

Number of channels 2 Technology family HC Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Technology family HC Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
SOIC (D) 16 59.4 mm² (9.9 mm × 6 mm) PDIP (N) 16 181.42 mm² (19.3 mm × 9.4 mm)
  • Wide operating voltage range of 2V to 6V
  • Outputs can drive up to 10 LSTTL loads
  • Low power consumption, 40µA max ICC
  • Typical tpd = 13ns
  • ±4mA output drive at 5V
  • Low input current of 1µA max
  • Wide operating voltage range of 2V to 6V
  • Outputs can drive up to 10 LSTTL loads
  • Low power consumption, 40µA max ICC
  • Typical tpd = 13ns
  • ±4mA output drive at 5V
  • Low input current of 1µA max

The SNx4HC112 devices contain two independent J-K negative-edge-triggered flip-flops. A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the J and K inputs meeting the setup time requirements are transferred to the outputs on the negative-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the fall time of the CLK pulse. Following the hold-time interval, data at the J and K inputs may be changed without affecting the levels at the outputs. These versatile flip-flops perform as toggle flip-flops by tying J and K high.

The SNx4HC112 devices contain two independent J-K negative-edge-triggered flip-flops. A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the J and K inputs meeting the setup time requirements are transferred to the outputs on the negative-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the fall time of the CLK pulse. Following the hold-time interval, data at the J and K inputs may be changed without affecting the levels at the outputs. These versatile flip-flops perform as toggle flip-flops by tying J and K high.
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Technische Dokumentation

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* Datenblatt SNx4HC112 Dual J-K Negative-Edge-Triggered Flip-Flops With Clear and Preset datasheet (Rev. I) PDF | HTML 16.09.2024
Anwendungshinweis Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 15.12.2022
Anwendungshinweis HCMOS Design Considerations (Rev. A) 09.09.2002

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

14-24-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14-polige bis 24-polige D-, DB-, DGV-, DW-, DYY-, NS-

Das 14-24-LOGIC-EVM-Evaluierungsmodul (EVM) ist für die Unterstützung aller Logikgeräte konzipiert, die sich in einem 14-Pin- bis 24-Pin-D-, DW-, DB-, NS-, PW-, DYY- oder DGV-Gehäuse befinden.

Benutzerhandbuch: PDF | HTML
Unterstützte Produkte und Hardware
Vorrätig
Limit:
??asset.out-of-stock-ti_de_DE??
Nicht verfügbar
Referenzdesign

TIDA-01171 — AC-gekoppelt RS-485 – Referenzdesign

Das Referenzdesign TIDA-01171 ermöglicht die RS-485-Kommunikation über eine AC-gekoppelte Verbindung, auch bei sehr niedrigen Datenraten.  Dadurch können die Knoten auch dann kommunizieren, wenn große Massepotenzialunterschiede zwischen den Knoten bestehen.  Die Verwendung der AC-Kopplung trägt (...)
Unterstützte Produkte und Hardware
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
SOIC (D) 16 Ultra Librarian
PDIP (N) 16 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

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