封装信息
| 封装 | 引脚 VQFN (RGZ) | 48 |
| 工作温度范围 (°C) -40 to 85 |
| 包装数量 | 包装 250 | SMALL T&R |
ADS41B25 的特性
- 分辨率：12 位 125MSPS
- 集成高阻抗
模拟输入缓冲器:- dc 输入电容：3.5pF
- dc 输入电阻：10kΩ
- 最高采样速率：125MSPS
- 超低功耗：
- 1.8V 模拟功耗：114mW
- 3.3V 缓冲功耗：96mW
- I/O 功耗：100mW (DDR LVDS)
- 高动态性能：
- SNR: 68.3dBFS （170MHz 时）
- SFDR: 87dBc（170MHz 时）
- 输出接口：
- 支持可编程摆幅和强度的双倍数据速率 (DDR) LVDS：
- 标准摆幅：350mV
- 低摆幅：200mV
- 默认强度：100Ω 终端电阻
- 2 倍强度：50Ω 终端电阻
- 也支持 1.8V 并行 CMOS 接口
- 支持可编程摆幅和强度的双倍数据速率 (DDR) LVDS：
- 可编程增益支持 SNR/SFDR 平衡
- DC 偏移校正
- 支持低输入时钟幅度
- 封装： QFN-48 (7mm × 7mm)
PowerPAD is a trademark of Texas Instruments, Incorporated.
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ADS41B25 的说明
ADS41B25 作为 ADS4xxx 模数转换器 (ADC) 系列成员，采用集成模拟输入缓冲器。 该器件运用创新的设计技术以实现高动态性能，且功耗极低 。 其模拟输入引脚采用缓冲器，具有跨宽频率范围的恒量性能和输入阻抗优势。 这类器件非常适合于 PA l线性化等多载波、大带宽通信应用。
ADS41B25 具有数字增益和偏移校正等功能。 该增益选项可用于在较低的满量程输入范围 （特别是高输入频率条件）下改善 SFDR 性能。 集成的 dc 偏移校正环路可用于评估和消除 ADC 偏移。 在较低的采样速率条件下， ADC 的操作功耗将自动减低，而没有性能损失。
该器件支持双数据速率 (DDR) 、低电压差动信号 (LVDS) 和 CMOS 数字输出接口。 DDR LVDS 接口（最大 500MBPS）的低数据速率实现了对基于现场可编程门阵列 (FPGA) 的低成本接收器的采用。 该器件具有可用于进一步降低功耗的低摆幅 LVDS 模式。 可提高 LVDS 输出缓冲器的强度来支持 50Ω 差分终端电阻。
器件采用紧凑型 QFN-48 封装，而且其技术规格是针对工业温度范围（–40°C 至 +85°C）拟订的。