ZHCSFA2 June   2016 SM320C6748-HIREL

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2修订历史记录
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagram
    2. 3.2 Pin Attributes
      1. 3.2.1  Device Reset, NMI and JTAG
      2. 3.2.2  High-Frequency Oscillator and PLL
      3. 3.2.3  Real-Time Clock and 32-kHz Oscillator
      4. 3.2.4  DEEPSLEEP Power Control
      5. 3.2.5  External Memory Interface A (EMIFA)
      6. 3.2.6  DDR2/mDDR Controller
      7. 3.2.7  Serial Peripheral Interface Modules (SPI)
      8. 3.2.8  Programmable Real-Time Unit (PRU)
      9. 3.2.9  Enhanced Capture/Auxiliary PWM Modules (eCAP0)
      10. 3.2.10 Enhanced Pulse Width Modulators (eHRPWM)
      11. 3.2.11 Boot
      12. 3.2.12 Universal Asynchronous Receiver/Transmitters (UART0, UART1, UART2)
      13. 3.2.13 Inter-Integrated Circuit Modules (I2C0, I2C1)
      14. 3.2.14 Timers
      15. 3.2.15 Multichannel Audio Serial Ports (McASP)
      16. 3.2.16 Multichannel Buffered Serial Ports (McBSP)
      17. 3.2.17 Universal Serial Bus Modules (USB0, USB1)
      18. 3.2.18 Ethernet Media Access Controller (EMAC)
      19. 3.2.19 Multimedia Card/Secure Digital (MMC/SD)
      20. 3.2.20 Liquid Crystal Display Controller (LCDC)
      21. 3.2.21 Serial ATA Controller (SATA)
      22. 3.2.22 Universal Host-Port Interface (UHPI)
      23. 3.2.23 Universal Parallel Port (uPP)
      24. 3.2.24 Video Port Interface (VPIF)
      25. 3.2.25 General Purpose Input Output
      26. 3.2.26 Reserved and No Connect
      27. 3.2.27 Supply and Ground
    3. 3.3 Pin Multiplexing
    4. 3.4 Connections for Unused Pins
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Power-On-Hours (POH) Limits
    4. 4.4 Recommended Operating Conditions
    5. 4.5 Electrical Characteristics
    6. 4.6 Thermal Data for GWT Package
    7. 4.7 Timing and Switching Characteristics
      1. 4.7.1 Timing Parameters and Information
        1. 4.7.1.1 Signal Transition Levels
      2. 4.7.2 Power Supply Sequencing
        1. 4.7.2.1 Power-On Sequence
        2. 4.7.2.2 Power-Off Sequence
      3. 4.7.3 Reset Timing
        1. 4.7.3.1 Reset Electrical Data/Timing
      4. 4.7.4 Clock Specifications
        1. 4.7.4.1 Crystal Oscillator or External Clock Input
        2. 4.7.4.2 Clock PLLs
          1. 4.7.4.2.1 PLL Device-Specific Information
          2. 4.7.4.2.2 Device Clock Generation
          3. 4.7.4.2.3 Dynamic Voltage and Frequency Scaling (DVFS)
      5. 4.7.5 Recommended Clock and Control Signal Transition Behavior
      6. 4.7.6 Peripherals
        1. 4.7.6.1  Power and Sleep Controller (PSC)
          1. 4.7.6.1.1 Power Domain and Module Topology
            1. 4.7.6.1.1.1 Power Domain States
            2. 4.7.6.1.1.2 Module States
        2. 4.7.6.2  Enhanced Direct Memory Access Controller (EDMA3)
          1. 4.7.6.2.1 EDMA3 Channel Synchronization Events
          2. 4.7.6.2.2 EDMA3 Peripheral Register Descriptions
        3. 4.7.6.3  External Memory Interface A (EMIFA)
          1. 4.7.6.3.1 EMIFA Asynchronous Memory Support
          2. 4.7.6.3.2 EMIFA Synchronous DRAM Memory Support
          3. 4.7.6.3.3 EMIFA SDRAM Loading Limitations
          4. 4.7.6.3.4 EMIFA Connection Examples
          5. 4.7.6.3.5 External Memory Interface Register Descriptions
          6. 4.7.6.3.6 EMIFA Electrical Data/Timing
        4. 4.7.6.4  DDR2/mDDR Memory Controller
          1. 4.7.6.4.1 DDR2/mDDR Memory Controller Electrical Data/Timing
          2. 4.7.6.4.2 DDR2/mDDR Memory Controller Register Description(s)
          3. 4.7.6.4.3 DDR2/mDDR Interface
            1. 4.7.6.4.3.1  DDR2/mDDR Interface Schematic
            2. 4.7.6.4.3.2  Compatible JEDEC DDR2/mDDR Devices
            3. 4.7.6.4.3.3  PCB Stackup
            4. 4.7.6.4.3.4  Placement
            5. 4.7.6.4.3.5  DDR2/mDDR Keep Out Region
            6. 4.7.6.4.3.6  Bulk Bypass Capacitors
            7. 4.7.6.4.3.7  High-Speed Bypass Capacitors
            8. 4.7.6.4.3.8  Net Classes
            9. 4.7.6.4.3.9  DDR2/mDDR Signal Termination
            10. 4.7.6.4.3.10 VREF Routing
            11. 4.7.6.4.3.11 DDR2/mDDR CK and ADDR_CTRL Routing
            12. 4.7.6.4.3.12 DDR2/mDDR Boundary Scan Limitations
        5. 4.7.6.5  Memory Protection Units
        6. 4.7.6.6  MMC / SD / SDIO (MMCSD0, MMCSD1)
          1. 4.7.6.6.1 MMCSD Peripheral Description
          2. 4.7.6.6.2 MMCSD Peripheral Register Description(s)
          3. 4.7.6.6.3 MMC/SD Electrical Data/Timing
        7. 4.7.6.7  Serial ATA Controller (SATA)
          1. 4.7.6.7.1 SATA Register Descriptions
          2. 4.7.6.7.2 1. SATA Interface
            1. 4.7.6.7.2.1 SATA Interface Schematic
            2. 4.7.6.7.2.2 Compatible SATA Components and Modes
            3. 4.7.6.7.2.3 PCB Stackup Specifications
            4. 4.7.6.7.2.4 Routing Specifications
            5. 4.7.6.7.2.5 Coupling Capacitors
            6. 4.7.6.7.2.6 SATA Interface Clock Source requirements
          3. 4.7.6.7.3 SATA Unused Signal Configuration
        8. 4.7.6.8  Multichannel Audio Serial Port (McASP)
          1. 4.7.6.8.1 McASP Peripheral Registers Description(s)
          2. 4.7.6.8.2 McASP Electrical Data/Timing
            1. 4.7.6.8.2.1 Multichannel Audio Serial Port 0 (McASP0) Timing
        9. 4.7.6.9  Multichannel Buffered Serial Port (McBSP)
          1. 4.7.6.9.1 McBSP Peripheral Register Description(s)
          2. 4.7.6.9.2 McBSP Electrical Data/Timing
            1. 4.7.6.9.2.1 Multichannel Buffered Serial Port (McBSP) Timing
        10. 4.7.6.10 Serial Peripheral Interface Ports (SPI0, SPI1)
          1. 4.7.6.10.1 SPI Peripheral Registers Description(s)
          2. 4.7.6.10.2 SPI Electrical Data/Timing
            1. 4.7.6.10.2.1 Serial Peripheral Interface (SPI) Timing
        11. 4.7.6.11 Inter-Integrated Circuit Serial Ports (I2C)
          1. 4.7.6.11.1 I2C Device-Specific Information
          2. 4.7.6.11.2 I2C Peripheral Registers Description(s)
          3. 4.7.6.11.3 I2C Electrical Data/Timing
            1. 4.7.6.11.3.1 Inter-Integrated Circuit (I2C) Timing
        12. 4.7.6.12 Universal Asynchronous Receiver/Transmitter (UART)
          1. 4.7.6.12.1 UART Peripheral Registers Description(s)
          2. 4.7.6.12.2 UART Electrical Data/Timing
        13. 4.7.6.13 Universal Serial Bus OTG Controller (USB0) [USB2.0 OTG]
          1. 4.7.6.13.1 USB0 [USB2.0] Electrical Data/Timing
        14. 4.7.6.14 Universal Serial Bus Host Controller (USB1) [USB1.1 OHCI]
        15. 4.7.6.15 Ethernet Media Access Controller (EMAC)
          1. 4.7.6.15.1 EMAC Peripheral Register Description(s)
            1. 4.7.6.15.1.1 EMAC Electrical Data/Timing
        16. 4.7.6.16 Management Data Input/Output (MDIO)
          1. 4.7.6.16.1 MDIO Register Description(s)
          2. 4.7.6.16.2 Management Data Input/Output (MDIO) Electrical Data/Timing
        17. 4.7.6.17 LCD Controller (LCDC)
          1. 4.7.6.17.1 LCD Interface Display Driver (LIDD Mode)
          2. 4.7.6.17.2 LCD Raster Mode
        18. 4.7.6.18 Host-Port Interface (UHPI)
          1. 4.7.6.18.1 HPI Device-Specific Information
          2. 4.7.6.18.2 HPI Peripheral Register Description(s)
          3. 4.7.6.18.3 HPI Electrical Data/Timing
        19. 4.7.6.19 Universal Parallel Port (uPP)
          1. 4.7.6.19.1 uPP Register Descriptions
          2. 4.7.6.19.2 uPP Electrical Data/Timing
        20. 4.7.6.20 Video Port Interface (VPIF)
          1. 4.7.6.20.1 VPIF Register Descriptions
          2. 4.7.6.20.2 VPIF Electrical Data/Timing
        21. 4.7.6.21 Enhanced Capture (eCAP) Peripheral
        22. 4.7.6.22 Enhanced High-Resolution Pulse-Width Modulator (eHRPWM)
          1. 4.7.6.22.1 Enhanced Pulse Width Modulator (eHRPWM) Timing
          2. 4.7.6.22.2 Trip-Zone Input Timing
        23. 4.7.6.23 Timers
          1. 4.7.6.23.1 Timer Electrical Data/Timing
        24. 4.7.6.24 Real Time Clock (RTC)
          1. 4.7.6.24.1 Clock Source
          2. 4.7.6.24.2 Real-Time Clock Register Descriptions
        25. 4.7.6.25 General-Purpose Input/Output (GPIO)
          1. 4.7.6.25.1 GPIO Register Description(s)
          2. 4.7.6.25.2 GPIO Peripheral Input/Output Electrical Data/Timing
          3. 4.7.6.25.3 GPIO Peripheral External Interrupts Electrical Data/Timing
        26. 4.7.6.26 Programmable Real-Time Unit Subsystem (PRUSS)
          1. 4.7.6.26.1 PRUSS Register Descriptions
      7. 4.7.7 Emulation and Debug
        1. 4.7.7.1 JTAG Port Description
        2. 4.7.7.2 Scan Chain Configuration Parameters
        3. 4.7.7.3 Initial Scan Chain Configuration
        4. 4.7.7.4 IEEE 1149.1 JTAG
          1. 4.7.7.4.1 JTAG Peripheral Register Description(s) - JTAG ID Register (DEVIDR0)
          2. 4.7.7.4.2 JTAG Test-Port Electrical Data/Timing
        5. 4.7.7.5 JTAG 1149.1 Boundary Scan Considerations
  5. 5Detailed Description
    1. 5.1 Device Overview
    2. 5.2 Device Compatibility
    3. 5.3 DSP Subsystem
      1. 5.3.1 C674x DSP CPU Description
      2. 5.3.2 DSP Memory Mapping
        1. 5.3.2.1 External Memories
        2. 5.3.2.2 DSP Internal Memories
        3. 5.3.2.3 C674x CPU
    4. 5.4 Memory Map Summary
    5. 5.5 Boot Modes
    6. 5.6 SYSCFG Module
    7. 5.7 Pullup/Pulldown Resistors
    8. 5.8 Reset
      1. 5.8.1 Power-On Reset (POR)
      2. 5.8.2 Warm Reset
    9. 5.9 Interrupts
      1. 5.9.1 DSP Interrupts
  6. 6器件和文档支持
    1. 6.1 器件命名规则
    2. 6.2 工具与软件
    3. 6.3 文档支持
      1. 6.3.1 接收文档更新通知
    4. 6.4 社区资源
    5. 6.5 商标
    6. 6.6 静电放电警告
    7. 6.7 Glossary
  7. 7机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 器件概述

1.1 特性

  • 375MHz C674x 定点和浮点超长指令字 (VLIW) 数字信号处理器 (DSP)
  • C674x 指令集 特性
    • C67x+ 和 C64x+ ISA 的超集
    • 高达 3648 MIPS 和 2746 MFLOPS
    • 可按字节寻址（8 位、16 位、32 位和 64 位数据）
    • 8 位溢出保护
    • 位域提取、设定、清空
    • 正常化、饱和、位计数
    • 紧凑 16 位指令
  • C674x 二级缓存架构
    • 32KB 的 L1P 程序 RAM/缓存
    • 32KB 的 L1D 数据 RAM/缓存
    • 256KB 的 L2 统一映射 RAM/缓存
    • 灵活 RAM/缓存分区（L1 和 L2）
  • 增强型直接存储器访问控制器 3 (EDMA3)：
    • 2 个通道控制器
    • 3 个传输控制器
    • 64 个独立 DMA 通道
    • 16 个快速 DMA 通道
    • 可编程传输突发尺寸
  • TMS320C674x 浮点 VLIW DSP 核心
    • 具备非对齐支持的 Load-Store 架构
    • 64 个通用寄存器（32 位）
    • 6 个 ALU（32 位和 40 位）功能单元
      • 支持 32 位整型，SP（IEEE 单精度/32 位）和 DP（IEEE 双精度/64 位）浮点数
      • 每个时钟支持多达 4 次 SP 加法，每 2 个时钟支持多达 4 次 DP 加法
      • 每个周期支持多达 2 次浮点数（SP 或 DP）倒数逼近 (RCPxP) 和平方根倒数逼近 (RSQRxP) 运算
    • 2 个乘法功能单元：
      • 混合精度 IEEE 浮点乘法支持高达：
        • 每时钟 2 SP x SP → SP
        • 每2个时钟2 SP x SP → DP
        • 每3个时钟2 SP x DP → DP
        • 每 4 个时钟 2 DP x DP → DP
      • 定点乘法每个时钟周期支持 2 次 32 x 32 位乘法、4 次 16 x 16 位乘法或 8 次 8 x 8 位乘法，而且还支持复杂的乘法
    • 指令组合减少代码尺寸
    • 所有指令需满足如下条件
    • 取模循环运算的硬件支持
    • 受保护模式运行
    • 额外支持错误检测和程序重定向
  • 软件支持
    • 德州仪器 (TI) DSPBIOS™
    • 芯片支持库和 DSP 库
  • 128KB 的 RAM 共享存储器
  • 1.8V 或 3.3V LVCMOS I/O（USB 和 DDR2 接口除外）
  • 2 个外部存储器接口：
    • 扩展内存接口 A (EMIFA)
      • NOR（8 位宽或 16 位宽数据）
      • NAND（8 位宽或 16 位宽数据）
      • 具有 128MB 地址空间的 16 位 SDRAM
    • DDR2/移动 DDR 存储器控制器，有以下两种：
      • 具有 256MB 地址空间的 16 位 DDR2 SDRAM
      • 具有 256MB 地址空间的 16 位 mDDR SDRAM
  • 3 个可配置的 16550 型 UART 模块：
    • 含调制解调器控制信号
    • 16 字节 FIFO
    • 16x 或 13x 过采样选项
  • LCD 控制器
  • 2 个串行外设接口 (SPI)，均支持多片选
  • 2 个多媒体卡 (MMC)/安全数字 (SD) 卡接口，具有安全数据 I/O (SDIO) 接口
  • 2 个主控和受控内部集成电路
    （I2C 总线™）
  • 1 个主机端口接口 (HPI)，通过 16 位宽的地址和数据复用总线实现高带宽
  • 可编程实时单元子系统 (PRUSS)
    • 2 个独立的可编程实时单元 (PRU) 内核
      • 32 位 Load-Store 精简指令集计算机 (RISC) 架构
      • 每个内核 4KB 的指令 RAM
      • 每个内核 512 字节的数据 RAM
      • 可通过软件禁用 PRUSS 以实现节能
      • 除了 PRU 内核的正常 R31 输出，还会从子系统中导出每个 PRU 的寄存器 30。
    • 标准的电源管理机制
      • 时钟选通
      • 在一个单一 PSC 时钟选通域下的完整子系统
    • 专用中断控制器
    • 专用开关中心源
  • 集成有 PHY 的 USB 1.1 OHCI（主机）(USB1)
  • 集成有 PHY 的 USB 2.0 OTG 端口 (USB0)
    • USB 2.0 高速和全速客户端
    • USB 2.0 高速、全速和低速主机
    • 端点 0（控制）
    • 端点 1、端点 2、端点 3、端点 4（控制、批量、中断或 ISOC）RX 和 TX
  • 1 个多通道音频串行端口 (McASP)：
    • 2 个时钟域和 16 个串行数据引脚
    • 支持时分复用 (TDM)，I2S，和相似格式
    • 支持动态互联网技术 (DIT)
    • 用于发送和接收的 FIFO 缓冲器
  • 2 个多通道缓冲串行端口 (McBSP)：
    • 支持 TDM，I2S，和相似格式
    • AC97 音频编解码器接口
    • 电信接口（ST 总线，H100）
    • 128 通道时分复用 (TDM)
    • 用于发送和接收的 FIFO 缓冲器
  • 10/100Mbps 以太网 MAC (EMAC)：
    • 符合 IEEE 802.3 标准
    • MII 介质独立接口
    • RMII 简化的介质独立接口
    • 管理数据 I/O (MDIO) 模块
  • 视频端口接口 (VPIF)：
    • 2 个 8 位 SD (BT.656)、单个 16 位或单个原始（8 位、10 位和 12 位）视频捕捉通道
    • 2 个 8 位 SD (BT.656)、单个 16 位视频显示通道
  • 通用并行端口 (uPP)：
    • 到现场可编门阵列 (FPGA) 和数据转换器的高速并行接口
    • 两个通道的数据宽度为 8 位至 16 位（包括 8 位和 16 位）
    • 单倍数据速率或双倍数据速率传输
    • 支持多个接口进行 START、ENABLE 和 WAIT 控制
  • 串行高级技术附件 (SATA) 控制器：
    • 支持 SATA I (1.5Gbps) 和 SATA II
      (3Gbps)
    • 支持全部 SATA 电源管理 特性
    • 高达 32 条的硬件辅助本地命令序列 (NCQ)
    • 支持端口复用器和基于命令的开关
  • 具有 32kHz 振荡器和独立电源轨的实时时钟 (RTC)
  • 3 个 64 位通用定时器（每一个可配置为 2 个 32 位定时器）
  • 1 个 64 位通用定时器或看门狗定时器（可配置为 2 个 32 位定时器）
  • 2 个增强的高分辨率脉宽调制器 (eHRPWM)：
    • 具有周期和频率控制功能的 16 位专用时基计数器
    • 6 个单边沿输出、6 个双边沿对称输出或 3 个双边沿非对称输出
    • 死区生成
    • 高频载波实现的脉宽调制 (PWM) 斩波
    • 触发区输入
  • 3 个 32 位增强型捕捉 (eCAP) 模块：
    • 可配置为 3 个捕捉输入或 3 个辅助脉宽调制器 (APWM) 输出
    • 多达 4 个事件时间戳的单脉冲捕捉
  • 封装：
    • 361 焊球 SnPb PBGA [GWT 后缀]、
      0.80mm 焊球间距
  • 商业级、扩展级或工业级温度

1.2 应用

  • 验钞
  • 生物特征识别
  • 机器视觉（低端）

1.3 说明

SM320C6748-HIREL 定点和浮点 DSP 是一款低功耗 应用 处理器，该处理器基于 C674x DSP 内核。该DSP 与其他 TMS320C6000™ 平台 DSP 相比，功耗要小很多。

凭借这款器件，原始设备制造商 (OEM) 和原始设计制造商 (ODM) 能够充分利用全集成混合处理器解决方案的灵活性，迅速将兼具稳健操作系统、丰富用户接口和高处理器性能的器件推向市场。

该器件的 DSP 内核采用基于 2 级缓存的架构。第 1 级程序缓存 (L1P) 是一个
32KB 的直接映射缓存，第 1 级数据缓存 (L1D) 是一个 32KB 的 2 路组相连缓存。第 2 级程序缓存 (L2P) 包含 256KB 的存储空间，由程序空间和数据空间共享。L2 存储器可配置为映射存储器、缓存或二者的组合。尽管系统内的其他主机可访问 DSP L2，但还是额外提供了一个 128KB 的 RAM 共享存储器给其他主机使用，从而避免对 DSP 性能产生影响。

对于支持安全功能的器件，TI 的基本安全启动可为用户保护自主知识产权并防止外部实体修改用户开发的算法。该安全启动流程从一个基于硬件的“信任根”开始，确保代码从一个已知安全的位置开始执行。默认情况下会锁定 JTAG 端口以防止仿真和调试攻击；不过，在应用开发期间的安全启动过程中可以使能 JTAG 端口。启动模块存储在外部非易失性存储器（例如，闪存或 EEPROM）中时处于加密状态，在安全启动期间被装载时会进行解密和验证。加密和解密程序会保护客户 IP，使客户能够安全地设置系统并使器件采用已知可信任的代码开始运行。

基本安全启动使用 SHA-1 或 SHA-256 以及 AES-128 来验证启动映像。另外，基本安全启动使用 AES-128 进行启动映像加密。安全启动流程采用多层加密机制，不但可以保护启动过程，而且能够安全地升级启动和应用软件代码。该器件使用 1 个 128 位的器件专用密钥来保护客户密钥，该 128 位密钥由经过 NIST-800-22 认证的随机数发生器生成，并且仅对该器件是已知的。当需要更新时，客户可使用密钥创建一个新的加密映像。之后，器件可通过外部接口（例如，以太网）来获取该映像并覆盖现有代码。有关支持的安全 特性 或 TI 基本安全启动的更多详细信息，请参见《TMS320C674x/OMAP-L1x 处理器安全用户指南》（文献编号：SPRUGQ9）。

外设集包括：1 个具有管理数据输入/输出模块 (MDIO) 的 10Mbps/100Mbps 以太网介质访问控制器 (EMAC)；1 个 USB2.0 OTG 接口；1 个 USB1.1 OHCI 接口；2 个 I2C 总线接口；1 个具有 16 个串行器和 FIFO 缓冲器的多通道音频串行端口 (McASP)；2 个具有 FIFO 缓冲器的多通道缓冲串行端口 (McBSP)；2 个支持多片选的串行外设接口 (SPI)；4 个可配置的 64 位通用定时器（其中一个可配置为看门狗）；1 个可配置的 16 位主机端口接口 (HPI)；多达 9 组通用输入/输出 (GPIO) 引脚（每组包含 16 个引脚，每个引脚均支持可编程的中断和事件生成模式，并且支持与其他外设复用）；3 个 UART 接口（均支持 RTS 和 CTS）；2 个增强型高分辨率脉宽调制器 (eHRPWM) 外设；3 个 32 位增强型捕捉 (eCAP) 模块外设（可配置为 3 个捕捉输入或 3 个 APWM 输出）；2 个外部存储器接口（一个是用于慢速存储器或外设的异步 SDRAM 外部存储器接口 (EMIFA)，另一个是高速 DDR2/移动 DDR 控制器）。

EMAC 为器件和网络之间提供了一个高效接口。无论是在半双工模式还是全双工模式下，EMAC 都支持 10Base-T 和 100Base-TX 或者 10Mbps 和 100Mbps。此外，该器件还提供了一个针对 PHY 配置的 MDIO 接口。EMAC 支持 MII 和 RMII 接口。

SATA 控制器提供了一个至海量数据存储设备的高速接口。SATA 控制器支持 SATA I (1.5Gbps) 和 SATA II (3.0Gbps)。

uPP 提供了一个高速接口，可连接多种数据转换器、FPGA 或其他并行器件。uPP 的两个通道均支持可编程的数据宽度，可编程范围为 8 位至 16 位。另外，还支持单倍数据速率或双倍数据速率传输以及 START、ENABLE 和 WAIT 信号，用以控制各类数据转换器。

该器件包含一个视频端口接口 (VPIF)，可实现灵活的视频 I/O 端口。

丰富的外设集提供了控制外围设备以及与外部处理器进行通信的功能。如需了解每个外设的详细信息，请参见本文件中的有关章节以及相关联的外设参考指南。

该器件配有一套完整的 DSP 开发工具。这套工具包括 C 语言编译器，用于简化编程和调度过程的 DSP 汇编优化器以及用于查看源代码执行的 Windows®调试程序界面。

器件信息(1)

产品型号 封装 封装尺寸
SM320C6748EGWTS3 NFBGA (361) 16.00mm x 16.00mm
(1) 更多信息请参见 Section 7，机械封装和可订购产品信息。

1.4 功能框图

Figure 1-1可展示器件的功能框图

SM320C6748-HIREL c6748_1_prt586.gif Figure 1-1 功能方框图