ZHCSFA2 June   2016 SM320C6748-HIREL

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2修订历史记录
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagram
    2. 3.2 Pin Attributes
      1. 3.2.1  Device Reset, NMI and JTAG
      2. 3.2.2  High-Frequency Oscillator and PLL
      3. 3.2.3  Real-Time Clock and 32-kHz Oscillator
      4. 3.2.4  DEEPSLEEP Power Control
      5. 3.2.5  External Memory Interface A (EMIFA)
      6. 3.2.6  DDR2/mDDR Controller
      7. 3.2.7  Serial Peripheral Interface Modules (SPI)
      8. 3.2.8  Programmable Real-Time Unit (PRU)
      9. 3.2.9  Enhanced Capture/Auxiliary PWM Modules (eCAP0)
      10. 3.2.10 Enhanced Pulse Width Modulators (eHRPWM)
      11. 3.2.11 Boot
      12. 3.2.12 Universal Asynchronous Receiver/Transmitters (UART0, UART1, UART2)
      13. 3.2.13 Inter-Integrated Circuit Modules (I2C0, I2C1)
      14. 3.2.14 Timers
      15. 3.2.15 Multichannel Audio Serial Ports (McASP)
      16. 3.2.16 Multichannel Buffered Serial Ports (McBSP)
      17. 3.2.17 Universal Serial Bus Modules (USB0, USB1)
      18. 3.2.18 Ethernet Media Access Controller (EMAC)
      19. 3.2.19 Multimedia Card/Secure Digital (MMC/SD)
      20. 3.2.20 Liquid Crystal Display Controller (LCDC)
      21. 3.2.21 Serial ATA Controller (SATA)
      22. 3.2.22 Universal Host-Port Interface (UHPI)
      23. 3.2.23 Universal Parallel Port (uPP)
      24. 3.2.24 Video Port Interface (VPIF)
      25. 3.2.25 General Purpose Input Output
      26. 3.2.26 Reserved and No Connect
      27. 3.2.27 Supply and Ground
    3. 3.3 Pin Multiplexing
    4. 3.4 Connections for Unused Pins
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Power-On-Hours (POH) Limits
    4. 4.4 Recommended Operating Conditions
    5. 4.5 Electrical Characteristics
    6. 4.6 Thermal Data for GWT Package
    7. 4.7 Timing and Switching Characteristics
      1. 4.7.1 Timing Parameters and Information
        1. 4.7.1.1 Signal Transition Levels
      2. 4.7.2 Power Supply Sequencing
        1. 4.7.2.1 Power-On Sequence
        2. 4.7.2.2 Power-Off Sequence
      3. 4.7.3 Reset Timing
        1. 4.7.3.1 Reset Electrical Data/Timing
      4. 4.7.4 Clock Specifications
        1. 4.7.4.1 Crystal Oscillator or External Clock Input
        2. 4.7.4.2 Clock PLLs
          1. 4.7.4.2.1 PLL Device-Specific Information
          2. 4.7.4.2.2 Device Clock Generation
          3. 4.7.4.2.3 Dynamic Voltage and Frequency Scaling (DVFS)
      5. 4.7.5 Recommended Clock and Control Signal Transition Behavior
      6. 4.7.6 Peripherals
        1. 4.7.6.1  Power and Sleep Controller (PSC)
          1. 4.7.6.1.1 Power Domain and Module Topology
            1. 4.7.6.1.1.1 Power Domain States
            2. 4.7.6.1.1.2 Module States
        2. 4.7.6.2  Enhanced Direct Memory Access Controller (EDMA3)
          1. 4.7.6.2.1 EDMA3 Channel Synchronization Events
          2. 4.7.6.2.2 EDMA3 Peripheral Register Descriptions
        3. 4.7.6.3  External Memory Interface A (EMIFA)
          1. 4.7.6.3.1 EMIFA Asynchronous Memory Support
          2. 4.7.6.3.2 EMIFA Synchronous DRAM Memory Support
          3. 4.7.6.3.3 EMIFA SDRAM Loading Limitations
          4. 4.7.6.3.4 EMIFA Connection Examples
          5. 4.7.6.3.5 External Memory Interface Register Descriptions
          6. 4.7.6.3.6 EMIFA Electrical Data/Timing
        4. 4.7.6.4  DDR2/mDDR Memory Controller
          1. 4.7.6.4.1 DDR2/mDDR Memory Controller Electrical Data/Timing
          2. 4.7.6.4.2 DDR2/mDDR Memory Controller Register Description(s)
          3. 4.7.6.4.3 DDR2/mDDR Interface
            1. 4.7.6.4.3.1  DDR2/mDDR Interface Schematic
            2. 4.7.6.4.3.2  Compatible JEDEC DDR2/mDDR Devices
            3. 4.7.6.4.3.3  PCB Stackup
            4. 4.7.6.4.3.4  Placement
            5. 4.7.6.4.3.5  DDR2/mDDR Keep Out Region
            6. 4.7.6.4.3.6  Bulk Bypass Capacitors
            7. 4.7.6.4.3.7  High-Speed Bypass Capacitors
            8. 4.7.6.4.3.8  Net Classes
            9. 4.7.6.4.3.9  DDR2/mDDR Signal Termination
            10. 4.7.6.4.3.10 VREF Routing
            11. 4.7.6.4.3.11 DDR2/mDDR CK and ADDR_CTRL Routing
            12. 4.7.6.4.3.12 DDR2/mDDR Boundary Scan Limitations
        5. 4.7.6.5  Memory Protection Units
        6. 4.7.6.6  MMC / SD / SDIO (MMCSD0, MMCSD1)
          1. 4.7.6.6.1 MMCSD Peripheral Description
          2. 4.7.6.6.2 MMCSD Peripheral Register Description(s)
          3. 4.7.6.6.3 MMC/SD Electrical Data/Timing
        7. 4.7.6.7  Serial ATA Controller (SATA)
          1. 4.7.6.7.1 SATA Register Descriptions
          2. 4.7.6.7.2 1. SATA Interface
            1. 4.7.6.7.2.1 SATA Interface Schematic
            2. 4.7.6.7.2.2 Compatible SATA Components and Modes
            3. 4.7.6.7.2.3 PCB Stackup Specifications
            4. 4.7.6.7.2.4 Routing Specifications
            5. 4.7.6.7.2.5 Coupling Capacitors
            6. 4.7.6.7.2.6 SATA Interface Clock Source requirements
          3. 4.7.6.7.3 SATA Unused Signal Configuration
        8. 4.7.6.8  Multichannel Audio Serial Port (McASP)
          1. 4.7.6.8.1 McASP Peripheral Registers Description(s)
          2. 4.7.6.8.2 McASP Electrical Data/Timing
            1. 4.7.6.8.2.1 Multichannel Audio Serial Port 0 (McASP0) Timing
        9. 4.7.6.9  Multichannel Buffered Serial Port (McBSP)
          1. 4.7.6.9.1 McBSP Peripheral Register Description(s)
          2. 4.7.6.9.2 McBSP Electrical Data/Timing
            1. 4.7.6.9.2.1 Multichannel Buffered Serial Port (McBSP) Timing
        10. 4.7.6.10 Serial Peripheral Interface Ports (SPI0, SPI1)
          1. 4.7.6.10.1 SPI Peripheral Registers Description(s)
          2. 4.7.6.10.2 SPI Electrical Data/Timing
            1. 4.7.6.10.2.1 Serial Peripheral Interface (SPI) Timing
        11. 4.7.6.11 Inter-Integrated Circuit Serial Ports (I2C)
          1. 4.7.6.11.1 I2C Device-Specific Information
          2. 4.7.6.11.2 I2C Peripheral Registers Description(s)
          3. 4.7.6.11.3 I2C Electrical Data/Timing
            1. 4.7.6.11.3.1 Inter-Integrated Circuit (I2C) Timing
        12. 4.7.6.12 Universal Asynchronous Receiver/Transmitter (UART)
          1. 4.7.6.12.1 UART Peripheral Registers Description(s)
          2. 4.7.6.12.2 UART Electrical Data/Timing
        13. 4.7.6.13 Universal Serial Bus OTG Controller (USB0) [USB2.0 OTG]
          1. 4.7.6.13.1 USB0 [USB2.0] Electrical Data/Timing
        14. 4.7.6.14 Universal Serial Bus Host Controller (USB1) [USB1.1 OHCI]
        15. 4.7.6.15 Ethernet Media Access Controller (EMAC)
          1. 4.7.6.15.1 EMAC Peripheral Register Description(s)
            1. 4.7.6.15.1.1 EMAC Electrical Data/Timing
        16. 4.7.6.16 Management Data Input/Output (MDIO)
          1. 4.7.6.16.1 MDIO Register Description(s)
          2. 4.7.6.16.2 Management Data Input/Output (MDIO) Electrical Data/Timing
        17. 4.7.6.17 LCD Controller (LCDC)
          1. 4.7.6.17.1 LCD Interface Display Driver (LIDD Mode)
          2. 4.7.6.17.2 LCD Raster Mode
        18. 4.7.6.18 Host-Port Interface (UHPI)
          1. 4.7.6.18.1 HPI Device-Specific Information
          2. 4.7.6.18.2 HPI Peripheral Register Description(s)
          3. 4.7.6.18.3 HPI Electrical Data/Timing
        19. 4.7.6.19 Universal Parallel Port (uPP)
          1. 4.7.6.19.1 uPP Register Descriptions
          2. 4.7.6.19.2 uPP Electrical Data/Timing
        20. 4.7.6.20 Video Port Interface (VPIF)
          1. 4.7.6.20.1 VPIF Register Descriptions
          2. 4.7.6.20.2 VPIF Electrical Data/Timing
        21. 4.7.6.21 Enhanced Capture (eCAP) Peripheral
        22. 4.7.6.22 Enhanced High-Resolution Pulse-Width Modulator (eHRPWM)
          1. 4.7.6.22.1 Enhanced Pulse Width Modulator (eHRPWM) Timing
          2. 4.7.6.22.2 Trip-Zone Input Timing
        23. 4.7.6.23 Timers
          1. 4.7.6.23.1 Timer Electrical Data/Timing
        24. 4.7.6.24 Real Time Clock (RTC)
          1. 4.7.6.24.1 Clock Source
          2. 4.7.6.24.2 Real-Time Clock Register Descriptions
        25. 4.7.6.25 General-Purpose Input/Output (GPIO)
          1. 4.7.6.25.1 GPIO Register Description(s)
          2. 4.7.6.25.2 GPIO Peripheral Input/Output Electrical Data/Timing
          3. 4.7.6.25.3 GPIO Peripheral External Interrupts Electrical Data/Timing
        26. 4.7.6.26 Programmable Real-Time Unit Subsystem (PRUSS)
          1. 4.7.6.26.1 PRUSS Register Descriptions
      7. 4.7.7 Emulation and Debug
        1. 4.7.7.1 JTAG Port Description
        2. 4.7.7.2 Scan Chain Configuration Parameters
        3. 4.7.7.3 Initial Scan Chain Configuration
        4. 4.7.7.4 IEEE 1149.1 JTAG
          1. 4.7.7.4.1 JTAG Peripheral Register Description(s) - JTAG ID Register (DEVIDR0)
          2. 4.7.7.4.2 JTAG Test-Port Electrical Data/Timing
        5. 4.7.7.5 JTAG 1149.1 Boundary Scan Considerations
  5. 5Detailed Description
    1. 5.1 Device Overview
    2. 5.2 Device Compatibility
    3. 5.3 DSP Subsystem
      1. 5.3.1 C674x DSP CPU Description
      2. 5.3.2 DSP Memory Mapping
        1. 5.3.2.1 External Memories
        2. 5.3.2.2 DSP Internal Memories
        3. 5.3.2.3 C674x CPU
    4. 5.4 Memory Map Summary
    5. 5.5 Boot Modes
    6. 5.6 SYSCFG Module
    7. 5.7 Pullup/Pulldown Resistors
    8. 5.8 Reset
      1. 5.8.1 Power-On Reset (POR)
      2. 5.8.2 Warm Reset
    9. 5.9 Interrupts
      1. 5.9.1 DSP Interrupts
  6. 6器件和文档支持
    1. 6.1 器件命名规则
    2. 6.2 工具与软件
    3. 6.3 文档支持
      1. 6.3.1 接收文档更新通知
    4. 6.4 社区资源
    5. 6.5 商标
    6. 6.6 静电放电警告
    7. 6.7 Glossary
  7. 7机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6 器件和文档支持

6.1 器件命名规则

为了指出产品开发周期的阶段，TI 为所有数字信号处理 (DSP) 器件和支持工具的部件号指定了前缀。每个 DSP 商用系列产品均具有以下三个前缀中的一个：TMX、TMP 或 TMS（例如，TMS320C6745）。 德州仪器 (TI) 建议为其支持的工具使用三个可能前缀指示符中的两个：TMDX 和 TMDS。这些前缀代表了产品开发的发展阶段，即从工程原型 (TMX/TMDX) 直到完全合格的生产器件/工具 (TMS/TMDS)。

器件开发进化流程：

    TMX 试验器件不一定代表最终器件的电气规范标准。
    TMP 最终的芯片模型符合器件的电气技术规范，但是未经完整的质量和可靠性验证。
    TMS 完全合格的生产器件。

支持工具开发发展流程：

    TMDX 还未经德州仪器 (TI) 完整内部质量测试的开发支持产品.
    TMDS 完全合格的开发支持产品.

TMX 和 TMP 器件和 TMDX 开发支持工具在供货时附带如下免责条款：

“开发的产品用于内部评估用途。”

TMS 器件和 TMDS 开发支持工具已进行完全特性描述，并且器件的质量和可靠性已经完全论证。TI 的标准保修证书适用。

预测显示原型器件（TMX 或 TMP）的故障率大于标准生产器件。由于它们的预计的最终使用故障率仍未定义，德州仪器 (TI) 建议不要将这些器件用于任何生产系统。只有合格的生产器件将被使用。

TI 器件的命名规则也包括一个带有器件系列名称的后缀。这个后缀表示封装类型（例如，GWT），温度范围（例如，“空白”是商业级温度范围），并以兆赫为单位的器件速度范围（例如，“空白”是默认值）。

Figure 6-1 提供了一个解读完整器件名称的图例。

SM320C6748-HIREL nomen_freon_c6748_sprs947.gif
A. BGA = 球栅阵列
Figure 6-1 器件命名规则

6.2 工具与软件

德州仪器 (TI) 针对器件平台提供了大量的开发工具，其中包括评估处理器性能、生成代码、开发算法工具、以及完全集成和调试软件及硬件模块的工具。工具的电子支持文档可从 Code Composer Studio™ 集成开发环境 (IDE) 中获得。

下列产品支持 器件的 应用的开发提供支持：

软件开发工具:

Code Composer Studio™ 集成开发环境 (IDE)：包括编辑器

C/C++/汇编代码生成工具、调试工具以及其他开发工具

可扩展实时基础软件 (DSP/BIOS™)，提供支持所有应用所需的基本运行时目标软件。

硬件开发工具:

扩展开发系统 (XDS™) 仿真器

要获取该器件的开发支持工具的完整列表，请访问德州仪器 (TI) 网站 http://www.ti.com。有关定价和购买信息，请联系最近的 TI 销售办事处或授权分销商。

6.3 文档支持

以下文档可在 www.ti.com 网站上获取。提示：请在搜索框中输入文献编号。

    DSP 参考指南
    SPRUG82 《TMS320C674x DSP 缓存用户指南》。 解释存储器缓存的基础知识并介绍如何在 DSP 应用中高效地使用 TMS320C674x 数字信号处理器 (DSP) 基于 2 级缓存的内部存储器 架构。展示如何与外部存储器保持一致性、如何通过 DMA 缩短延时以及如何优化您的代码来提高缓存效率。C674x DSP 的内部存储器架构采用 2 级结构，在第 1 级上包含一个专用的程序缓存 (L1P) 和一个专用的数据缓存 (L1D)。CPU 可在其管线未暂停的情况下完成对这些第 1 级缓存的访问。如果 CPU 请求的数据不在缓存内，那么将从下一个低级存储器 (L2) 或外部存储器中获取。
    SPRUFE8 TMS320C674x DSP CPU 和指令集参考指南. 介绍 TMS320C674x 数字信号处理器 (DSP) 的 CPU 架构、管线、指令集和中断。C674x DSP 是 C64x+ 和 C67x+ DSP 的增强版，增加了功能并扩展了指令集。
    SPRUFK5 《TMS320C674x DSP 超级模块参考指南》。介绍 TMS320C674x 数字信号处理器 (DSP) 超级模块。针对内部直接存储器访问 (IDMA) 控制器、中断控制器、掉电控制器、存储器保护、带宽管理以及存储器和缓存进行讨论。
    SPRUFK9 TMS320C674x/OMAP-L1x 处理器外设概览参考指南. 简要介绍器件上的可用外设。
    SPRUGJ7《SM320C6748-HIREL DSP 系统参考指南》。介绍片上系统 (SoC)。SoC 系统包括 TI 的标准 TMS320C674x 超级模块和几个内部存储块（L1P、L1D 和 L2）。
    SPRUGQ9《TMS320C674x/OMAP-L1x 处理器安全用户指南》。简要介绍在 TI 基本安全启动器件上实现的安全概念。

6.3.1 接收文档更新通知

如需接收文档更新通知，请访问 www.ti.com.cn 网站上的器件产品文件夹。点击右上角的提醒我 (Alert me) 注册后，即可每周定期收到已更改的产品信息。有关更改的详细信息，请查阅已修订文档中包含的修订历史记录。

6.4 社区资源

下列链接提供到 TI 社区资源的连接。 链接的内容由各个分销商“按照原样”提供。 这些内容并不构成 TI 技术规范和标准且不一定反映 TI 的观点；请见 TI 的使用条款。

    TI E2E™ 在线社区 TI 工程师对工程师 (E2E) 社区。 此社区的创建目的是为了促进工程师之间协作。 在 e2e.ti.com 中，您可以咨询问题、共享知识、探索思路，在同领域工程师的帮助下解决问题。
    德州仪器 (TI) 嵌入式处理器维基网站 德州仪器 (TI) 嵌入式处理器维基网站。 此网站的建立是为了帮助开发人员从德州仪器 (TI) 的嵌入式处理器入门并且也为了促进与这些器件相关的硬件和软件的总体知识的创新和增长。

6.5 商标

BIOS, E2E are trademarks of Texas Instruments.

Windows is a registered trademark of Microsoft.

I2C 总线 is a trademark of Phillips.

All other trademarks are the property of their respective owners.

6.6 静电放电警告

esds-image

ESD 可能会损坏该集成电路。德州仪器 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理措施和安装程序 , 可能会损坏集成电路。

ESD 的损坏小至导致微小的性能降级 , 大至整个器件故障。 精密的集成电路可能更容易受到损坏 , 这是因为非常细微的参数更改都可能会导致器件与其发布的规格不相符。

6.7 Glossary

    TI Glossary This glossary lists and explains terms, acronyms, and definitions.