1 特性

• 双环路 PLL 架构
• 超低噪声（10kHz 至 20MHz）：
  • 1966.08MHz 频率下 48fs RMS 抖动
  • 983.04MHz 频率下 50fs RMS 抖动
  • 122.88MHz 频率下 61fs RMS 抖动
• 122.88MHz 时具有 –165dBc/Hz 本底噪声
• JESD204B 支持
  • 一次性、脉冲和连续 SYSREF
• 16 个差动输出时钟（处于 8 个频率组中）
  • 介于 700mVpp 和 1600mVpp 之间的可编程输出摆幅
  • 每个输出对可配置为 SYSREF 时钟输出
  • 16 位通道分频器
  • 最小 SYSREF 频率为 25kHz
  • 最大输出频率为 2GHz
  • 精密数字延迟，动态可调
    • 数字延迟 (DDLY) ½ × 时钟分配路径频率（最大 2GHz）
  • 60ps 步长模拟延迟
  • 50% 占空比输出分配，1 至 65535
    （偶数和奇数）
• 4 个基准输入
  • 输入丢失时采用保持模式
  • 自动和手动切换模式
  • 信号损失 (LOS) 检测
• 在 16 个有源输出下的典型功耗为 1.05W
• 通常由 1.8V（输出、输入）和 3.3V 电源（数字、PLL1、PLL2_OSC、PLL2 内核）供电
• 完全集成的可编程环路滤波器
• PLL2
  • PLL2 相位检测器频率高达 250MHz
  • OSCin 倍频器
  • 集成式低噪声 VCO
• 内部功率调节：优于 –80dBc PSRR（在 VDDO 上）（对于 122.88MHz 差动输出）
• 3 线制或 4 线制 SPI 接口（4 线制为默认设置）
• –40ºC 至 +85ºC 工业环境温度
• 支持 105ºC PCB 温度（在散热焊盘上测量）
• LMK04616：10mm × 10mm NFBGA-144 封装，间距为 0.8mm