ZHCSLT8B October   2021  – November 2022 TMS320F280033 , TMS320F280034 , TMS320F280037 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039C , TMS320F280039C-Q1

PRODMIX  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
      1.      修订历史记录
  4. 4 器件比较
    1. 4.1 相关产品
  5. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 电源和接地
      4. 5.3.4 测试、JTAG 和复位
    4. 5.4 引脚复用
      1. 5.4.1 GPIO 多路复用引脚
        1. 5.4.1.1 GPIO 多路复用引脚
      2. 5.4.2 ADC 引脚上的数字输入 (AIO)
      3. 5.4.3 ADC 引脚上的数字输入和输出 (AGPIO)
      4. 5.4.4 GPIO 输入 X-BAR
      5. 5.4.5 GPIO 输出 X-BAR、CLB X-BAR、CLB 输出 X-BAR 和 ePWM X-BAR
    5. 5.5 带有内部上拉和下拉的引脚
    6. 5.6 未使用引脚的连接
  6. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 商用
    3. 6.3  ESD 等级 - 汽车
    4. 6.4  建议工作条件
    5. 6.5  功耗摘要
      1. 6.5.1 系统电流消耗
      2. 6.5.2 系统电流消耗 - 禁用 VREG - 外部电源
      3. 6.5.3 工作模式测试说明
      4. 6.5.4 减少电流消耗
        1. 6.5.4.1 每个禁用外设的典型电流降低
    6. 6.6  电气特性
    7. 6.7  PZ 封装的热阻特性
    8. 6.8  PN 封装的热阻特性
    9. 6.9  PM 封装的热阻特性
    10. 6.10 PT 封装的热阻特性
    11. 6.11 散热设计注意事项
    12. 6.12 系统
      1. 6.12.1 电源管理模块 (PMM)
        1. 6.12.1.1 引言
        2. 6.12.1.2 概述
          1. 6.12.1.2.1 电源轨监视器
            1. 6.12.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.12.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.12.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.12.1.2.2 外部监控器使用情况
          3. 6.12.1.2.3 延迟块
          4. 6.12.1.2.4 内部 1.2V LDO 稳压器 (VREG)
          5. 6.12.1.2.5 VREGENZ
        3. 6.12.1.3 外部元件
          1. 6.12.1.3.1 去耦电容器
            1. 6.12.1.3.1.1 VDDIO 去耦
            2. 6.12.1.3.1.2 VDD 去耦
        4. 6.12.1.4 电源时序
          1. 6.12.1.4.1 电源引脚联动
          2. 6.12.1.4.2 信号引脚电源序列
          3. 6.12.1.4.3 电源引脚电源序列
            1. 6.12.1.4.3.1 外部 VREG/VDD 模式序列
            2. 6.12.1.4.3.2 内部 VREG/VDD 模式序列
            3. 6.12.1.4.3.3 电源时序摘要和违规影响
            4. 6.12.1.4.3.4 电源压摆率
        5. 6.12.1.5 电源管理模块电气数据和时序
          1. 6.12.1.5.1 电源管理模块运行条件
          2. 6.12.1.5.2 电源管理模块特征
          3.        电源电压
      2. 6.12.2 复位时序
        1. 6.12.2.1 复位源
        2. 6.12.2.2 复位电气数据和时序
          1. 6.12.2.2.1 复位 - XRSn - 时序要求
          2. 6.12.2.2.2 复位 - XRSn - 开关特性
          3. 6.12.2.2.3 复位时序图
      3. 6.12.3 时钟规格
        1. 6.12.3.1 时钟源
        2. 6.12.3.2 时钟频率、要求和特性
          1. 6.12.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.12.3.2.1.1 输入时钟频率
            2. 6.12.3.2.1.2 XTAL 振荡器特征
            3. 6.12.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
            4. 6.12.3.2.1.4 X1 时序要求
            5. 6.12.3.2.1.5 AUXCLKIN 时序要求
            6. 6.12.3.2.1.6 APLL 特性
            7. 6.12.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
            8. 6.12.3.2.1.8 内部时钟频率
        3. 6.12.3.3 输入时钟和 PLL
        4. 6.12.3.4 XTAL 振荡器
          1. 6.12.3.4.1 引言
          2. 6.12.3.4.2 概述
            1. 6.12.3.4.2.1 电子振荡器
              1. 6.12.3.4.2.1.1 运行模式
                1. 6.12.3.4.2.1.1.1 晶体的工作模式
                2. 6.12.3.4.2.1.1.2 单端工作模式
              2. 6.12.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.12.3.4.2.2 石英晶体
            3. 6.12.3.4.2.3 GPIO 工作模式
          3. 6.12.3.4.3 正常运行
            1. 6.12.3.4.3.1 ESR – 有效串联电阻
            2. 6.12.3.4.3.2 Rneg - 负电阻
            3. 6.12.3.4.3.3 启动时间
              1. 6.12.3.4.3.3.1 X1/X2 前提条件
            4. 6.12.3.4.3.4 DL – 驱动电平
          4. 6.12.3.4.4 如何选择晶体
          5. 6.12.3.4.5 测试
          6. 6.12.3.4.6 常见问题和调试提示
          7. 6.12.3.4.7 晶体振荡器规格
            1. 6.12.3.4.7.1 晶体振荡器参数
            2. 6.12.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 6.12.3.4.7.3 晶体振荡器电气特性
        5. 6.12.3.5 内部振荡器
          1. 6.12.3.5.1 INTOSC 特性
      4. 6.12.4 闪存参数
        1. 6.12.4.1 闪存参数 
      5. 6.12.5 仿真/JTAG
        1. 6.12.5.1 JTAG 电气数据和时序
          1. 6.12.5.1.1 JTAG 时序要求
          2. 6.12.5.1.2 JTAG 开关特征
          3. 6.12.5.1.3 JTAG 时序图
        2. 6.12.5.2 cJTAG 电气数据和时序
          1. 6.12.5.2.1 cJTAG 时序要求
          2. 6.12.5.2.2 cJTAG 开关特性
          3. 6.12.5.2.3 cJTAG 时序图
      6. 6.12.6 GPIO 电气数据和时序
        1. 6.12.6.1 GPIO - 输出时序
          1. 6.12.6.1.1 通用输出开关特征
          2. 6.12.6.1.2 通用输出时序图
        2. 6.12.6.2 GPIO - 输入时序
          1. 6.12.6.2.1 通用输入时序要求
          2. 6.12.6.2.2 采样模式
        3. 6.12.6.3 输入信号的采样窗口宽度
      7. 6.12.7 中断
        1. 6.12.7.1 外部中断 (XINT) 电气数据和时序
          1. 6.12.7.1.1 外部中断时序要求
          2. 6.12.7.1.2 外部中断开关特性
          3. 6.12.7.1.3 外部中断时序
      8. 6.12.8 低功率模式
        1. 6.12.8.1 时钟门控低功耗模式
        2. 6.12.8.2 低功耗模式唤醒时序
          1. 6.12.8.2.1 空闲模式时序要求
          2. 6.12.8.2.2 空闲模式开关特性
          3. 6.12.8.2.3 空闲进入和退出时序图
          4. 6.12.8.2.4 待机模式时序要求
          5. 6.12.8.2.5 待机模式开关特征
          6. 6.12.8.2.6 待机模式进入和退出时序图
          7. 6.12.8.2.7 停机模式时序要求
          8. 6.12.8.2.8 停机模式开关特征
          9. 6.12.8.2.9 停机模式进入和退出时序图
    13. 6.13 模拟外设
      1. 6.13.1 模拟引脚和内部连接
      2. 6.13.2 模拟信号说明
      3. 6.13.3 模数转换器 (ADC)
        1. 6.13.3.1 ADC 可配置性
          1. 6.13.3.1.1 信号模式
        2. 6.13.3.2 ADC 电气数据和时序
          1. 6.13.3.2.1 ADC 运行条件
          2. 6.13.3.2.2 ADC 特性
          3. 6.13.3.2.3 ADC 输入模型
          4. 6.13.3.2.4 ADC 时序图
      4. 6.13.4 温度传感器
        1. 6.13.4.1 温度传感器电气数据和时序
          1. 6.13.4.1.1 温度传感器特征
      5. 6.13.5 比较器子系统 (CMPSS)
        1. 6.13.5.1 CMPSS 连接图
        2. 6.13.5.2 方框图
        3. 6.13.5.3 CMPSS 电气数据和时序
          1. 6.13.5.3.1 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.13.5.3.2 CMPSS DAC 静态电气特性
          4. 6.13.5.3.3 CMPSS 示意图
      6. 6.13.6 缓冲数模转换器 (DAC)
        1. 6.13.6.1 缓冲 DAC 电气数据和时序
          1. 6.13.6.1.1 缓冲 DAC 运行条件
          2. 6.13.6.1.2 缓冲 DAC 电气特性
    14. 6.14 控制外设
      1. 6.14.1 增强型脉宽调制器 (ePWM)
        1. 6.14.1.1 ePWM 电气数据和时序
          1. 6.14.1.1.1 ePWM 时序要求
          2. 6.14.1.1.2 ePWM 开关特性
          3. 6.14.1.1.3 跳闸区输入时序
            1. 6.14.1.1.3.1 跳闸区域输入时序要求
            2. 6.14.1.1.3.2 PWM 高阻态特征时序图
      2. 6.14.2 高分辨率脉宽调制器 (HRPWM)
        1. 6.14.2.1 HRPWM 电气数据和时序
          1. 6.14.2.1.1 高分辨率 PWM 特征
      3. 6.14.3 外部 ADC 转换启动电气数据和时序
        1. 6.14.3.1 外部 ADC 转换启动开关特性
        2. 6.14.3.2 ADCSOCAO 或ADCSOCBO 时序图
      4. 6.14.4 增强型捕获 (eCAP)
        1. 6.14.4.1 eCAP 和 HRCAP 方框图
        2. 6.14.4.2 eCAP 同步
        3. 6.14.4.3 eCAP 电气数据和时序
          1. 6.14.4.3.1 eCAP 时序要求
          2. 6.14.4.3.2 eCAP 开关特性
      5. 6.14.5 高分辨率捕捉 (HRCAP)
        1. 6.14.5.1 eCAP 和 HRCAP 方框图
        2. 6.14.5.2 HRCAP 电气数据和时序
          1. 6.14.5.2.1 HRCAP 开关特性
          2. 6.14.5.2.2 HRCAP 图表
      6. 6.14.6 增强型正交编码器脉冲 (eQEP)
        1. 6.14.6.1 eQEP 电气数据和时序
          1. 6.14.6.1.1 eQEP 时序要求
          2. 6.14.6.1.2 eQEP 开关特性
      7. 6.14.7 Σ-Δ 滤波器模块 (SDFM)
        1. 6.14.7.1 SDFM 电气数据和时序
          1. 6.14.7.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
    15. 6.15 通信外设
      1. 6.15.1 控制器局域网 (CAN)
      2. 6.15.2 模块化控制器局域网 (MCAN)
      3. 6.15.3 内部集成电路 (I2C)
        1. 6.15.3.1 I2C 电气数据和时序
          1. 6.15.3.1.1 I2C 时序要求
          2. 6.15.3.1.2 I2C 开关特征
          3. 6.15.3.1.3 I2C 时序图
      4. 6.15.4 电源管理总线 (PMBus) 接口
        1. 6.15.4.1 PMBus 电气数据和时序
          1. 6.15.4.1.1 PMBus 电气特性
          2. 6.15.4.1.2 PMBus 快速模式开关特性
          3. 6.15.4.1.3 PMBus 标准模式开关特性
      5. 6.15.5 串行通信接口 (SCI)
      6. 6.15.6 串行外设接口 (SPI)
        1. 6.15.6.1 SPI 主模式时序
          1. 6.15.6.1.1 SPI 主模式时序要求
          2. 6.15.6.1.2 SPI 主模式开关特性 - 时钟相位 0
          3. 6.15.6.1.3 SPI 主模式开关特性 - 时钟相位 1
          4. 6.15.6.1.4 SPI 主模式时序图
        2. 6.15.6.2 SPI 从模式时序
          1. 6.15.6.2.1 SPI 从模式时序要求
          2. 6.15.6.2.2 SPI 从模式开关特性
          3. 6.15.6.2.3 SPI 从模式时序图
      7. 6.15.7 本地互连网络 (LIN)
      8. 6.15.8 快速串行接口 (FSI)
        1. 6.15.8.1 FSI 变送器
          1. 6.15.8.1.1 FSITX 电气数据和时序
            1. 6.15.8.1.1.1 FSITX 开关特性
            2. 6.15.8.1.1.2 FSITX 时序
        2. 6.15.8.2 FSI 接收器
          1. 6.15.8.2.1 FSIRX 电气数据和时序
            1. 6.15.8.2.1.1 FSIRX 时序要求
            2. 6.15.8.2.1.2 FSIRX 开关特性
            3. 6.15.8.2.1.3 FSIRX 时序
        3. 6.15.8.3 FSI SPI 兼容模式
          1. 6.15.8.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.15.8.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.15.8.3.1.2 FSITX SPI 信令模式时序
      9. 6.15.9 主机接口控制器 (HIC)
        1. 6.15.9.1 HIC 电气数据和时序
          1. 6.15.9.1.1 HIC 时序要求
          2. 6.15.9.1.2 HIC 开关特征
          3. 6.15.9.1.3 HIC 时序图
  7. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  存储器
      1. 7.3.1 内存映射
        1. 7.3.1.1 专用 RAM (Mx RAM)
        2. 7.3.1.2 本地共享 RAM (LSx RAM)
        3. 7.3.1.3 全局共享 RAM (GSx RAM)
        4. 7.3.1.4 消息 RAM
      2. 7.3.2 控制律加速器 (CLA) 存储器映射
      3. 7.3.3 闪存映射
        1. 7.3.3.1 闪存扇区的地址
      4. 7.3.4 外设寄存器内存映射
    4. 7.4  标识
    5. 7.5  总线架构 - 外设连接
    6. 7.6  C28x 处理器
      1. 7.6.1 浮点单元 (FPU)
      2. 7.6.2 快速整数除法单元
      3. 7.6.3 三角法数学单元 (TMU)
      4. 7.6.4 VCRC 单元
    7. 7.7  控制律加速器 (CLA)
    8. 7.8  嵌入式实时分析和诊断 (ERAD)
    9. 7.9  背景 CRC-32 (BGCRC)
    10. 7.10 直接存储器访问 (DMA)
    11. 7.11 器件引导模式
      1. 7.11.1 器件引导配置
        1. 7.11.1.1 配置引导模式引脚
        2. 7.11.1.2 配置引导模式表选项
      2. 7.11.2 GPIO 分配
    12. 7.12 双代码安全模块
    13. 7.13 看门狗
    14. 7.14 C28x 计时器
    15. 7.15 双路时钟比较器 (DCC)
      1. 7.15.1 特性
      2. 7.15.2 DCCx 时钟源中断的映射
    16. 7.16 可配置逻辑块 (CLB)
  8. 8 应用、实施和布局
    1. 8.1 TI 参考设计
  9. 9 器件和文档支持
    1. 9.1 入门和后续步骤
    2. 9.2 器件命名规则
    3. 9.3 标识
    4. 9.4 工具和软件
    5. 9.5 文档支持
    6. 9.6 支持资源
    7. 9.7 商标
    8. 9.8 静电放电警告
    9. 9.9 术语表
  10. 10机械、封装和可订购信息

1 特性

  • TMS320C28x 32 位 DSP 内核（在 120 MHz 下）
    • IEEE 754 浮点单元 (FPU)
      • 支持快速整数除法 (FINTDIV)
    • 三角法数学单元 (TMU)
      • 支持非线性比例积分微分 (NLPID) 控制
    • CRC 引擎和指令 (VCRC)
    • 十个硬件断点（包括 ERAD）
  • 可编程控制律加速器 (CLA)
    • 120MHz
    • IEEE 754 单精度浮点指令
    • 独立于主 CPU 执行代码
  • 片上存储器
    • 在三个独立存储体上提供 384KB (192KW) 的闪存（ECC 保护）
    • 69KB (34.5KW) RAM（ECC 保护）
    • 双区域安全
    • 安全启动和 JTAG 锁定
  • 时钟和系统控制
    • 两个内部 10MHz 振荡器
    • 晶体振荡器或外部时钟输入
    • 窗口化看门狗计时器模块
    • 丢失时钟检测电路
    • 双路时钟比较器 (DCC)
  • 3.3V I/O 设计
    • 内部 VREG 生成允许进行单电源设计
    • 欠压复位 (BOR) 电路
  • 系统外设
    • 6 通道直接存储器存取 (DMA) 控制器
    • 55 个独立可编程多路复用通用输入/输出 (GPIO) 引脚
    • 在模拟引脚上提供 23 路数字输入
    • 在模拟引脚上提供 2 路数字输入/输出 (AGPIO)
    • 增强型外设中断扩展 (ePIE)
    • 支持多个低功耗模式 (LPM)
    • 嵌入式实时分析和诊断 (ERAD)
    • 唯一标识 (UID) 号
  • 通信外设
    • 一个电源管理总线 (PMBus) 接口
    • 两个内部集成电路 (I2C) 端口
    • 一个控制器局域网 (CAN/DCAN) 总线端口
    • 一个具有灵活数据速率的控制器局域网 (CAN FD/MCAN) 总线端口
    • 2 个串行外设接口 (SPI) 端口
    • 两个 UART 兼容的串行通信接口 (SCI)
    • 两个 UART 兼容的本地互连网络 (LIN) 接口
    • 带一个发送器和一个接收器的快速串行接口 (FSI)（最高 200Mbps）
  • 模拟系统
    • 三个 4MSPS 12 位模数转换器 (ADC)
      • 最多 23 个外部通道（包括两个 gpdac 输出）
      • 每个 ADC 具有四个集成后处理块 (PPB)
    • 四个带 12 位参考
      数模转换器 (DAC) 的窗口比较器 (CMPSS)
      • 数字干扰滤波器
    • 两个 12 位缓冲 DAC 输出
  • 增强型控制外设
    • 16 个 ePWM 通道，包含具有高分辨率功能（150ps 分辨率）的 8 个通道
      • 集成式死区支持
      • 集成式硬件跳匣区域 (TZ)
    • 三个增强型捕捉 (eCAP) 模块
      • 在三个 eCAP 模块中，有一个提供高分辨率捕捉 (HRCAP)
    • 两个支持 CW/CCW 运行模式的增强型正交编码器脉冲 (eQEP) 模块
    • 八个 Σ-Δ 滤波器模块 (SDFM) 输入通道（每个通道两个并联滤波器）
      • 标准 SDFM 数据滤波
      • 用于高估或低估情况下快速操作的比较器滤波器
    • 嵌入式图形发生器 (EPG)
  • 可配置逻辑块 (CLB)
    • 4 个逻辑块
    • 增强现有外设功能
    • 支持位置管理器解决方案
  • 主机接口控制器 (HIC)
    • 可从外部主机访问内部存储器
  • 背景 CRC (BGCRC)
    • 关于 32 位数据的一个周期 CRC 运算
  • 高级加密标准 (AES) 加速器
  • 实时固件更新 (LFU)
    • 从旧固件到新固件的快速上下文切换
    • 缩短了闪存组擦除时间
  • 诊断特性
    • 内存开机自检 (MPOST)
    • 硬件内置自检 (HWBIST)
  • 以符合功能安全标准为目标

    • 专为功能安全应用开发

    • 可提供用于 ISO 26262 和 IEC 61508 系统设计的文档

    • 系统功能符合 ASIL D 和 SIL 3 等级

    • 硬件功能符合 ASIL B 和 SIL 2 等级

  • 安全相关认证

    • 计划通过 TÜV SÜD 高达 ASIL B 和 SIL 2 等级的 ISO 26262 认证

  • 封装选项：
    • 100 引脚 Low-profile Quad Flatpack (LQFP)
      [后缀 PZ]
    • 80 引脚薄型四方扁平封装 (LQFP)
      [后缀 PN]
    • 64 引脚 (LQFP) [后缀 PM]
    • 48 引脚 (LQFP) [后缀 PT]
  • 温度选项：
    • 自然通风 (TA)：–40°C 至 125°C
    • 结温 (TJ)：–40°C 至 150°C