ZHCSYN1A July   2025  – June 2026 TPLD2001-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 I2C 总线时序要求
    9. 5.9 SPI 时序要求
  7. 6 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  I/O 引脚
        1. 8.3.1.1 输入模式
        2. 8.3.1.2 输出模式
        3. 8.3.1.3 上拉或下拉电阻器：
      2. 8.3.2  连接多路复用器
      3. 8.3.3  可配置使用逻辑块
        1. 8.3.3.1 2 位 LUT 或 D 型触发器/锁存器宏单元
          1. 8.3.3.1.1 2 位 LUT
          2. 8.3.3.1.2 D 型触发器/锁存器
        2. 8.3.3.2 2 位 LUT 或图形发生器宏单元
          1. 8.3.3.2.1 2 位 LUT
          2. 8.3.3.2.2 图形发生器
        3. 8.3.3.3 具有复位/设置宏单元的 3 位 LUT 或 D 型触发器/锁存器
          1. 8.3.3.3.1 3 位 LUT
          2. 8.3.3.3.2 具有复位/设置功能的 D 型触发器/锁存器
        4. 8.3.3.4 3 位 LUT 或 D 型触发器/锁存器或移位寄存器宏单元
          1. 8.3.3.4.1 3 位 LUT
          2. 8.3.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
          3. 8.3.3.4.3 8 位移位寄存器
        5. 8.3.3.5 具有复位/设置宏单元的 4 位 LUT 或 D 型触发器/锁存器
          1. 8.3.3.5.1 4 位 LUT
          2. 8.3.3.5.2 具有复位/设置功能的 D 型触发器/锁存器
      4. 8.3.4  可配置逻辑和时序块
        1. 8.3.4.1 3 位 LUT
        2. 8.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
        3. 8.3.4.3 计数器/延迟发生器 (CNT/DLY)
          1. 8.3.4.3.1 延迟模式
          2. 8.3.4.3.2 复位计数器模式
          3. 8.3.4.3.3 单稳态模式
          4. 8.3.4.3.4 频率检测器模式
          5. 8.3.4.3.5 边沿检测器模式
          6. 8.3.4.3.6 延迟边沿检测器模式
        4. 8.3.4.4 LUT/DFF + CNT 模式
      5. 8.3.5  可编程抗尖峰脉冲滤波器或边沿检测器
      6. 8.3.6  抗尖峰脉冲滤波器或边沿检测器
      7. 8.3.7  状态机 (SM)
        1. 8.3.7.1 状态机输入
        2. 8.3.7.2 状态机输出
        3. 8.3.7.3 配置状态机
        4. 8.3.7.4 状态机时序注意事项
      8. 8.3.8  8 位计数器/延迟发生器/有限状态机
      9. 8.3.9  PWM 发生器
      10. 8.3.10 看门狗计时器
      11. 8.3.11 模拟比较器
        1. 8.3.11.1 分立式模拟比较器 (ACMP)
        2. 8.3.11.2 多通道模拟比较器 (McACMP)
      12. 8.3.12 电压基准 (VREF)
      13. 8.3.13 模拟温度传感器 (TS)
      14. 8.3.14 模拟多路复用器 (AMUX)
      15. 8.3.15 振荡器
        1. 8.3.15.1 2kHz 固定频率振荡器
        2. 8.3.15.2 2MHz 固定频率振荡器
        3. 8.3.15.3 25MHz 固定频率振荡器
        4. 8.3.15.4 振荡器电源模式
      16. 8.3.16 串行通信
        1. 8.3.16.1 I2C 模式
        2. 8.3.16.2 SPI 模式
        3. 8.3.16.3 虚拟 I/O
    4. 8.4 器件功能模式
      1. 8.4.1 上电复位
      2. 8.4.2 电源控制模式
      3. 8.4.3 保护特性
        1. 8.4.3.1 器件读取/写入锁定
        2. 8.4.3.2 OTP 循环冗余校验 (CRC)
      4. 8.4.4 编程
        1. 8.4.4.1 可选 I2C/SPI
        2. 8.4.4.2 配置内存和一次性可编程内存编程
        3. 8.4.4.3 Intel 十六进制文件格式
  10. 9  TPLD2001-Q1 寄存器
    1. 9.1 TPLD2001_User 寄存器
    2. 9.2 TPLD2001_Cfg_0 寄存器
    3. 9.3 TPLD2001_Cfg_1 寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
        1. 10.2.1.1 电源注意事项
        2. 10.2.1.2 输入注意事项
        3. 10.2.1.3 输出注意事项
      2. 10.2.2 详细设计过程
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 接收文档更新通知
    2. 11.2 支持资源
    3. 11.3 商标
    4. 11.4 静电放电警告
    5. 11.5 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

8.3.7.4 状态机时序注意事项

当状态机宏单元正在运行时，尤其是在异步运行时，需要考虑状态转换输入时序要求、I/O 中的延迟、状态转换输入路径中使用的其他宏单元以及连接多路复用器，以验证正确处理输入，并且状态转换是确定性的。

在同步模式下，状态转换触发输入需要在至少 2 个时钟周期内置为有效，否则将忽略此输入。在异步模式下，状态转换触发输入需要至少在状态转换脉冲宽度 tst_pw 内置为有效。如果满足状态转换条件，转换将在状态转换延迟 tst_dly 后进行。

TPLD2001-Q1 状态转换图 8-26 状态转换
TPLD2001-Q1 状态转换触发要求时序示例图 8-27 状态转换触发要求时序示例

当状态转换脉冲宽度 tst_pw 内存在两个或更多个状态转换输入触发时，下一个状态是不确定的。为了避免这种情况，必须仔细考虑状态转换输入的时序。

TPLD2001-Q1 具有竞争触发的状态转换图 8-28 具有竞争触发的状态转换
TPLD2001-Q1 具有竞争触发的状态转换注意事项时序示例图 8-29 具有竞争触发的状态转换注意事项时序示例
TPLD2001-Q1 确定性转换的状态转换注意事项时序示例图 8-30 确定性转换的状态转换注意事项时序示例

在顺序状态转换或闭环状态转换中，状态转换输入触发被置为有效，提示状态机进入下一个状态，在状态转换延迟 tst_dly 后将转换为连续状态。因此，状态机将保持当前状态至少 tst_dly。

TPLD2001-Q1 顺序状态转换图 8-31 顺序状态转换
TPLD2001-Q1 顺序状态转换时序示例图 8-32 顺序状态转换时序示例

所示的闭环状态转换示例仅考虑两种状态。但是，可以在从两个到最多八个的任意数量的状态下实现闭环。

TPLD2001-Q1 闭环状态转换图 8-33 闭环状态转换
TPLD2001-Q1 闭环状态转换时序示例图 8-34 闭环状态转换时序示例