LMX1860-SEP 低噪声高频 JESD204B/C 缓冲器、倍频器和分频器

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1 特性

VID #V62/24630
- 电离辐射总剂量 30krad（无 ELDRS）
- 单粒子闩锁 (SEL) 抗扰度高达 43MeV-cm²/mg
- 单粒子功能中断 (SEFI) 抗扰度高达 43MeV-cm²/mg
适用于 300MHz 至 15GHz 频率的时钟缓冲器
超低噪声
- 6GHz 输出的本底噪声为 –159dBc/Hz
- 6GHz 输出时具有 36fs 附加抖动（100Hz 至 f_CLK）
- 5fs 附加抖动 (100Hz - 100MHz)
4 个具有相应 SYSREF 输出的高频时钟
- 按 1（缓冲器）、2、3、4、5、6、7 和 8 共享分频
- 共享可编程倍频器 x2、x3 和 x4
支持引脚模式选项，以便在没有 SPI 的情况下配置器件
带有相应 SYSREF 输出的 LOGICLK 输出
- 基于单独的分频组
- 1、2、4 预分频器
- 1（旁路）、2、…、1023 后分频器
8 个可编程输出功率级别
同步的 SYSREF 时钟输出
- 在 12.8GHz 下，508 次延迟步长调整，每次小于 2.5ps
- 发生器和中继器模式
- SYSREFREQ 引脚的窗口化特性，以优化计时
针对所有分频和倍频器件的 SYNC 特性
2.5V 工作电压
–55ºC 至 125ºC 工作温度
高可靠性
- 受控基线
- 一个封测厂
- 一个制造厂
- 延长的产品生命周期
- 产品可追溯性

2 应用

雷达成像有效载荷
通信有效负载
命令和数据处理
数据转换器时钟
时钟分配/倍频/分频

3 说明

LMX1860-SEP 是具有高频、超低抖动和 SYSREF 输出的缓冲器、分频器和倍频器。该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是在 3GHz 以上采样时。4 个高频时钟输出中的每一个输出以及附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。该器件可通过禁用 SYSREF 输出，将多通道、低偏斜、超低噪声本机振荡器信号分配给多个混频器。

封装信息

器件型号	类型	封装⁽¹⁾	封装尺寸⁽²⁾
LMX1860PAP/EM	工程样片	PAP（HTQFP，64）	10.00mm × 10.00mm
LMX1860MPAPSEP	耐辐射加固	PAP（HTQFP，64）	10.00mm × 10.00mm

(1) 有关所有可用封装，请参阅节 10。

(2) 封装尺寸（长 × 宽）为标称值，并包括引脚（如适用）。

方框图

4 引脚配置和功能

图 4-1 PAP0064E 封装64 引脚 HTQFP顶视图

表 4-1 引脚功能

编号	名称	类型⁽¹⁾	说明
1	MUXOUT	O	多路复用引脚串行数据回读 (SDO) 和倍频器的锁定状态。
2	CE	I	芯片启用
3	SYSREFREQ_P	I	用于支持 JESD204B/C 的差分 SYSREF 请求输入。内部 50Ω 交流耦合到内部共模电压或电容器连接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
4	SYSREFREQ_N	I	用于支持 JESD204B/C 的差分 SYSREF 请求输入。内部 50Ω 交流耦合到内部共模电压或电容器连接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
5	VCC_CLKIN	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚更远的位置。
6	GND	GND	将这些引脚接地。
7	CLKIN_P	I	差分基准输入时钟。内部 50Ω 端接。使用与输入频率相适应的电容器（通常为 0.1µF 或更小）进行交流耦合。如果使用单端，则通过交流耦合接地的 50Ω 电阻来端接未使用引脚。
8	CLKIN_N	I
9	GND	GND	将这些引脚接地。
10	PWRSEL0	I	在引脚模式下选择输出功率级别。
11	PWRSEL1	I	在引脚模式下选择输出功率级别。
12	PWRSEL2	I	在引脚模式下选择输出功率级别。
13	NC	NC	无连接引脚（使用 1kΩ 电阻接地。）
14	SCK	I	SPI 时钟。高阻抗 CMOS 输入。接受高达 3.3V。
15	SDI	I	SPI 数据输入。高阻抗 CMOS 输入。接受高达 3.3V。
16	CS#	I	SPI 芯片选择。高阻抗 CMOS 输入。接受高达 3.3V。
17	CAL	I	倍频器模式下使用的校准引脚。
18	SYSREFOUT0_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
19	SYSREFOUT0_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
20	VCC01	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
21	GND	GND	将这些引脚接地。
22	CLKOUT0_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
23	CLKOUT0_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
24	GND	GND	将这些引脚接地。
25	CLK0_EN	I	启用/禁用单个输出通道。
26	CLK1_EN	I	启用/禁用单个输出通道。
27	VCC01	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
28	GND	GND	将这些引脚接地。
29	CLKOUT1_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
30	CLKOUT1_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
31	GND	GND	将这些引脚接地。
32	VBIAS01	BYP	使用一个 10nF 电容器将此引脚旁路至 GND，以在倍频器模式下实现出色的噪声性能。
33	SYSREFOUT1_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
34	SYSREFOUT1_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
35	DIVSEL2	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
36	DIVSEL1	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
37	DIVSEL0	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
38	LOGISYSREFOUT_N	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
39	LOGISYSREFOUT_P	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
40	VCC_LOGICLK	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
41	GND	GND	将这些引脚接地。
42	LOGICLKOUT_N	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
43	LOGICLKOUT_P	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
44	LOGIC_EN	I	在引脚模式下启用/禁用逻辑通道。
45	MUXSEL1	I	在引脚模式配置中选择缓冲器、分频器或倍频器工作模式。
46	MUXSEL0	I	在引脚模式配置中选择缓冲器、分频器或倍频器工作模式。
47	SYSREFOUT2_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
48	SYSREFOUT2_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
49	VBIAS23	BYP	使用 10µF 和 0.1µF 电容器将该引脚旁路至 GND，以在倍频器模式下实现出色的噪声性能。
50	GND	GND	将这些引脚接地。
51	CLKOUT2_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
52	CLKOUT2_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
53	GND	GND	将这些引脚接地。
54	VCC23	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
55	CLK2_EN	I	启用/禁用单个输出通道。
56	CLK3_EN	I	启用/禁用单个输出通道。
57	GND	GND	将这些引脚接地。
58	CLKOUT3_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
59	CLKOUT3_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
60	GND	GND	将这些引脚接地。
61	VCC23	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
62	SYSREFOUT3_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
63	SYSREFOUT3_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
64	SYSREF_EN	I	在引脚模式配置中启用/禁用 SYSREF 部分。
DAP	DAP	GND	将焊盘接地。

(1) I = 输入，O = 输出，GND = 接地，PWR = 电源，BYP = 绕过

5 规格

5.1 绝对最大额定值

在自然通风条件下的工作温度范围内测得（除非另有说明）⁽¹⁾

		最小值	最大值	单位
V_DD	电源电压	-0.3	2.75	V
V_IN	直流输入电压（SCK、SDI、CSB）	GND	3.6	V
V_IN	直流输入电压 (SYSREFREQ)	GND	V_DD + 0.3	V
V_IN	交流输入电压 (CLKIN)		2.1	Vpp
T_J	结温		150	°C
T_stg	贮存温度	-65	150	°C

(1) 超出绝对最大额定值运行可能会对器件造成永久损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条件下能够正常运行。如果超出“建议运行条件”但在“绝对最大额定值”范围内使用，器件可能不会完全正常运行，这可能影响器件的可靠性、功能和性能并缩短器件寿命。

5.2 ESD 等级

			值	单位
V_(ESD)	静电放电	人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001 标准，所有引脚⁽¹⁾	±2500	V
V_(ESD)	静电放电	充电器件模型 (CDM)，符合 ANSI/ESDA/JEDEC JS-002 标准，所有引脚⁽²⁾	±250	V

(1) JEDEC 文档 JEP155 指出：500V HBM 时能够在标准 ESD 控制流程下安全生产。

(2) JEDEC 文档 JEP157 指出：250V CDM 时能够在标准 ESD 控制流程下安全生产。