ZHCSWK6 June   2024 SN74LVC2G101

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序特性
    7. 5.7 开关特性
    8. 5.8 噪声特性
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 推挽式输出
      2. 7.3.2 CMOS 施密特触发输入
      3. 7.3.3 锁存逻辑
      4. 7.3.4 局部断电 (Ioff)
      5. 7.3.5 钳位二极管结构
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 参考资料
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5.6 时序特性

在自然通风条件下的建议运行温度范围内测得（除非另有说明）
参数 说明 条件 VCC -40°C 至 125°C 单位
最小值 最大值
fclock 时钟频率 1.2V ± 0.1V 10 MHz
1.5V ± 0.15V 40
fclock 时钟频率 1.8V ± 0.15V 70 MHz
2.5V ± 0.2V 150
3.3V ± 0.3V 160
tW 脉冲持续时间 CLR 为低电平 1.2V ± 0.1V 4.3 ns
1.5V ± 0.15V 1.6
CLK 1.2V ± 0.1V 7
1.5V ± 0.15V 2.8
tW 脉冲持续时间 CLR 为低电平 1.8V ± 0.15V 4.1 ns
2.5V ± 0.2V 3.3
3.3V ± 0.3V 3.3
CLK 1.8V ± 0.15V 4.1
2.5V ± 0.2V 3.3
3.3V ± 0.3V 3.3
tSU CLK↑ 前的建立时间 相对于 CLKx 引脚的 D 输入引脚 1.2V ± 0.1V 3.9 ns
1.5V ± 0.15V 2.5
CLR 无效 1.2V ± 0.1V 11.6
1.5V ± 0.15V 8.8
tSU CLK↑ 前的建立时间 相对于 CLKx 引脚的 D 输入引脚 1.8V ± 0.15V 3.6 ns
2.5V ± 0.2V 2.3
3.3V ± 0.3V 2.3
CLR 无效 1.8V ± 0.15V 4.3
2.5V ± 0.2V 2.5
3.3V ± 0.3V 2.3
tCLKA_SU CLKx 输入之间的建立时间 相对于 CLKB、CLKC 和 CLKD 引脚的 CLKA 输入引脚 1.2V ± 0.1V 21 ns
tCLKA_SU CLKx 输入之间的建立时间 相对于 CLKB、CLKC 和 CLKD 引脚的 CLKA 输入引脚 1.5V ± 0.15V 9.7 ns
tCLKA_SU CLKx 输入之间的建立时间 相对于 CLKB、CLKC 和 CLKD 引脚的 CLKA 输入引脚 1.8V ± 0.15V 21 ns
tCLKA_SU CLKx 输入之间的建立时间 相对于 CLKB、CLKC 和 CLKD 引脚的 CLKA 输入引脚 2.5V ± 0.2V 9.8 ns
tCLKA_SU CLKx 输入之间的建立时间 相对于 CLKB、CLKC 和 CLKD 引脚的 CLKA 输入引脚 3.3V ± 0.3V 21 ns
tCLKB_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKC 和 CLKD 引脚的 CLKB 输入引脚 1.2V ± 0.1V 9.8 ns
tCLKB_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKC 和 CLKD 引脚的 CLKB 输入引脚 1.5V ± 0.15V 15 ns
tCLKB_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKC 和 CLKD 引脚的 CLKB 输入引脚 1.8V ± 0.15V 7.8 ns
tCLKB_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKC 和 CLKD 引脚的 CLKB 输入引脚 2.5V ± 0.2V 7 ns
tCLKB_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKC 和 CLKD 引脚的 CLKB 输入引脚 3.3V ± 0.3V 5.1 ns
tCLKC_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKD 引脚的 CLKC 输入引脚 1.2V ± 0.1V 5.1 ns
tCLKC_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKD 引脚的 CLKC 输入引脚 1.5V ± 0.15V 7 ns
tCLKC_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKD 引脚的 CLKC 输入引脚 1.8V ± 0.15V 5 ns
tCLKC_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKD 引脚的 CLKC 输入引脚 2.5V ± 0.2V 5 ns
tCLKC_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKD 引脚的 CLKC 输入引脚 3.3V ± 0.3V 7 ns
tCLKD_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKC 引脚的 CLKD 输入引脚 1.2V ± 0.1V 5 ns
tCLKD_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKC 引脚的 CLKD 输入引脚 1.5V ± 0.15V 5 ns
tCLKD_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKC 引脚的 CLKD 输入引脚 1.8V ± 0.15V 5.4 ns
tCLKD_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKC 引脚的 CLKD 输入引脚 2.5V ± 0.2V 3.9 ns
tCLKD_SU CLKx 输入之间的建立时间 相对于 CLKA、CLKB 和 CLKC 引脚的 CLKD 输入引脚 3.3V ± 0.3V 3.9 ns
tH 保持时间，CLK↑ 后的数据 相对于 CLKx 引脚的 D 输入引脚 1.2V ± 0.1V 10 ns
1.5V ± 0.15V 4
tH 保持时间，CLK↑ 后的数据 相对于 CLKx 引脚的 D 输入引脚 1.8V ± 0.15V 2.8 ns
2.5V ± 0.2V 2.3
3.3V ± 0.3V 2.3