ZHCSV12A February   2024  – April 2024 LP5867

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7.     14
    8. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 时分多路复用矩阵
      2. 7.3.2 模拟调光（电流增益控制）
        1. 7.3.2.1 全局 3 位最大电流 (MC) 设置
        2. 7.3.2.2 3 组 7 位颜色电流 (CC) 设置
        3. 7.3.2.3 单独 8 位点电流 (DC) 设置
      3. 7.3.3 PWM 调光
        1. 7.3.3.1 用于每个 LED 点的单独 8 位/16 位 PWM
        2. 7.3.3.2 可编程分组 8 位 PWM 调光
        3. 7.3.3.3 用于全局调光的 8 位 PWM
      4. 7.3.4 导通和关断控制
      5. 7.3.5 数据刷新模式
      6. 7.3.6 完整的可寻址 SRAM
      7. 7.3.7 保护和诊断
        1. 7.3.7.1 LED 开路检测
        2. 7.3.7.2 LED 短路检测
        3. 7.3.7.3 热关断
        4. 7.3.7.4 UVLO（欠压锁定）
    4. 7.4 器件功能模式
    5. 7.5 编程
      1. 7.5.1 接口选择
      2. 7.5.2 I2C 接口
        1. 7.5.2.1 I2C 数据事务
        2. 7.5.2.2 I2C 数据格式
        3. 7.5.2.3 多器件连接
      3. 7.5.3 编程
        1. 7.5.3.1 SPI 数据事务
        2. 7.5.3.2 SPI 数据格式
        3. 7.5.3.3 多器件连接
    6. 7.6 寄存器映射
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 应用
      2. 9.2.2 设计要求
      3. 9.2.3 详细设计过程
        1. 9.2.3.1 编程过程
      4. 9.2.4 应用性能曲线图
    3. 9.3 电源相关建议
      1. 9.3.1 VDD 输入电源建议
      2. 9.3.2 VLED 输入电源建议
      3. 9.3.3 VIO 输入电源建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

6.6 时序要求

最小值 标称值 最大值 单位
其他时序要求
fOSC 内部振荡器频率 31.2 MHz
fOSC_ERR 器件间的振荡器频率误差 -3% 3%
tPOR_H 从 UVLO 停用到器件正常的等待时间 500 µs
tCHIP_EN 从设置 Chip_EN（寄存器）= 1 到器件正常的等待时间 100 µs
tRISE LED 输出上升时间 10 ns
tFALL LED 输出下降时间 15 ns
tVSYNC_H VSYNC 的最小高电平脉冲宽度 200 µs
SPI 时序要求
fSCL SPI 时钟频率 12 MHz
1 周期时间 83.3 ns
2 SS 有效超前时间 50 ns
3 SS 有效滞后时间 50 ns
4 SS 无效时间 50 ns
5 SCLK 低电平时间 36 ns
6 SCLK 高电平时间 36 ns
7 MOSI 建立时间 20 ns
8 MOSI 保持时间 20 ns
9 MISO 禁用时间 30 ns
10 MISO 数据有效时间 35 ns
Cb 总线电容 5 40 pF
I2C 快速模式时序要求
fSCL I2C 时钟频率 0 400 KHz
1 （重复）START 条件后的保持时间 600 ns
2 时钟低电平时间 1300 ns
3 时钟高电平时间 600 ns
4 重复 START 条件的建立时间 600 ns
5 数据保持时间 0 ns
6 数据设置时间 100 ns
7 SDA 和 SCL 的上升时间 300 ns
8 SDA 和 SCL 的下降时间 300 ns
9 STOP 条件的建立时间 600 ns
10 停止和启动条件之间的总线空闲时间 1.3 µs
I2C 快速+ 模式时序要求
fSCL I2C 时钟频率 0 1000 KHz
1 （重复）START 条件后的保持时间 260 ns
2 时钟低电平时间 500 ns
3 时钟高电平时间 260 ns
4 重复 START 条件的建立时间 260 ns
5 数据保持时间 0 ns
6 数据设置时间 50 ns
7 SDA 和 SCL 的上升时间 120 ns
8 SDA 和 SCL 的下降时间 120 ns
9 STOP 条件的建立时间 260 ns
10 停止和启动条件之间的总线空闲时间 0.5 µs