ZHCSQ31F December   1982  – May 2025 SN54HC166 , SN54HC166-SP , SN74HC166

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 建议的运行条件
    3. 5.3 热性能信息
    4. 5.4 电气特性
    5. 5.5 时序要求
    6.     12
    7. 5.6 开关特性
    8. 5.7 工作特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 标准 CMOS 输入
      2. 7.3.2 TTL 兼容型 CMOS 输入
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5.5 时序要求

在自然通风条件下的建议运行温度范围内测得（除非另有说明）
VCC(V) TA = 25°C SN54HC166 SN74HC166 单位
最小值 最大值 最小值 最大值 最小值 最大值
fclock 时钟频率 2 6 4.2 5 MHz
4.5 31 21 25
6 36 25 29
tw 脉冲持续时间 CLR 为低电平 2 100 150 125 ns
4.5 20 30 25
6 17 26 21
CLK 高电平或低电平 2 80 120 100
4.5 16 24 20
6 14 20 17
tsu 建立时间 CLK­↑ 之前 SH/LD 为高电平 2 145 220 180 ns
4.5 29 44 36
6 25 38 31
CLK­↑ 之前的 SER 2 80 120 100
4.5 16 24 20
6 14 20 17
CLK­↑ 之前 CLK INH 为低电平 2 100 150 125
4.5 20 30 25
6 17 26 21
CLK­↑ 之前的数据 2 80 120 100
4.5 16 24 20
6 14 20 17
CLR 在 CLK­↑ 之前无效 2 40 60 50
4.5 8 12 10
6 7 10 9
th 保持时间 CLK­↑ 之后 SH/LD 为高电平 2 0 0 0 ns
4.5 0 0 0
6 0 0 0
CLK­↑ 之后的 SER 2 5 5 5
4.5 5 5 5
6 5 5 5
CLK­↑ 之后 CLK INH 为高电平 2 0 0 0
4.5 0 0 0
6 0 0 0
CLK­↑ 之后的数据 2 5 5 5
4.5 5 5 5
6 5 5 5