ZHCSMR7D November   2020  – May 2025 AWR6843AOP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 端子配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
      1. 6.2.1 引脚功能 - 数字和模拟 [ALP 封装]
    3. 6.3 引脚属性
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 建议的 OTP eFuse 编程操作条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
    7. 7.7  功耗摘要
    8. 7.8  节能模式
    9. 7.9  射频规格
    10. 7.10 CPU 规格
    11. 7.11 FCBGA 封装的热阻特性 [ALP0180A]
    12. 7.12 时序和开关特性
      1. 7.12.1  天线辐射方向图
        1. 7.12.1.1 接收器的天线辐射方向图
        2. 7.12.1.2 发送器的天线辐射方向图
      2. 7.12.2  天线位置
      3. 7.12.3  电源时序和复位时序
      4. 7.12.4  输入时钟和振荡器
        1. 7.12.4.1 时钟规格
      5. 7.12.5  多缓冲/标准串行外设接口 (MibSPI)
        1. 7.12.5.1 外设说明
        2. 7.12.5.2 MibSPI 发送和接收 RAM 组织结构
          1. 7.12.5.2.1 SPI 时序条件
          2. 7.12.5.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入）
          3. 7.12.5.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入）
        3. 7.12.5.3 SPI 外设模式 I/O 时序
          1. 7.12.5.3.1 SPI 外设模式开关参数（SPICLK = 输入、SPISIMO = 输入和 SPISOMI = 输出） #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-70 #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-71 #GUID-F179918D-8747-4E9F-AE33-23F33763D52C/T4362547-73
        4. 7.12.5.4 典型接口协议图（外设模式）
      6. 7.12.6  LVDS 接口配置
        1. 7.12.6.1 LVDS 接口时序
      7. 7.12.7  通用输入/输出
        1. 7.12.7.1 输出时序的开关特性与负载电容 (CL) 间的关系
      8. 7.12.8  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.12.8.1 CANx TX 和 RX 引脚的动态特性
      9. 7.12.9  串行通信接口 (SCI)
        1. 7.12.9.1 SCI 时序要求
      10. 7.12.10 内部集成电路接口 (I2C)
        1. 7.12.10.1 I2C 时序要求
      11. 7.12.11 四线串行外设接口 (QSPI)
        1. 7.12.11.1 QSPI 时序条件
        2. 7.12.11.2 QSPI 输入（读取）时序的时序要求
        3. 7.12.11.3 QSPI 开关特性
      12. 7.12.12 ETM 跟踪接口
        1. 7.12.12.1 ETMTRACE 时序条件
        2. 7.12.12.2 ETM 跟踪开关特性
      13. 7.12.13 数据修正模块 (DMM)
        1. 7.12.13.1 DMM 时序要求
      14. 7.12.14 JTAG 接口
        1. 7.12.14.1 JTAG 时序条件
        2. 7.12.14.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.12.14.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1 射频 (RF) 和模拟子系统
        1. 8.3.1.1 时钟子系统
        2. 8.3.1.2 发送子系统
        3. 8.3.1.3 接收子系统
      2. 8.3.2 处理器子系统
      3. 8.3.3 汽车接口
      4. 8.3.4 主机接口
      5. 8.3.5 主子系统 Cortex-R4F
      6. 8.3.6 DSP 子系统
      7. 8.3.7 硬件加速器
    4. 8.4 其他子系统
      1. 8.4.1 用于用户应用的 ADC 通道（服务）
        1. 8.4.1.1 GP-ADC 参数
    5. 8.5 引导模式
      1. 8.5.1 刷写模式
      2. 8.5.2 功能模式
  10. 9 监控和诊断
    1. 9.1 监测和诊断机制
      1. 9.1.1 错误信令模块
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
    1. 13.1 封装信息
    2. 13.2 ALP 15 × 15mm 的托盘信息

7.9 射频规格

在建议运行条件下（除非另有说明）
参数 最小值 典型值 最大值 单位
接收器 有效全向噪声图 (EINF) 60 至 64 GHz 9 dB
中频带宽(1) 10 MHz
ADC 采样速率（实数） 25 Msps
ADC 采样速率（实数复数 1x） 12.5 Msps
ADC 分辨率 12 位
空闲通道杂散 -90 dBFS
发送器 单发送器有效全向辐射功率 (EIRP) 16 dBm
电源退避范围 26 dB
时钟子系统 频率范围 60 64 GHz
斜坡速率 250 MHz/µs
1MHz 偏移时的相位噪声 60 至 64 GHz -93 dBc/Hz
(1) 模拟 IF 级包括高通滤波，具有两个可独立配置的一阶高通转角频率。可用的 HPF 角集总结如下：
可用 HPF 转角频率 (kHz)
HPF1 HPF2
175、235、350、700 350、700、1400、2800
数字基带链执行的滤波旨在提供：
  • 通带纹波/压降小于 ±0.5dB，并且
  • 在任何可能混叠回通带的频率下，抗混叠衰减都优于 60dB。