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ZHCSIA0C May 2018 – September 2025 TAS3251

PRODUCTION DATA

6.6 DAC 电气特性

自然通风室温 25°C（除非另有说明）

参数		测试条件	最小值	最大值	单位
数字 I/O
V_IH1	DAC_DVDD 基准数字输入的输入逻辑高电平阈值⁽¹⁾		70%		V_{DAC_DVDD}
V_IL1	DAC_DVDD 基准数字输入的输入逻辑低电平阈值⁽¹⁾			30%	V_{DAC_DVDD}
I_IH1	DAC_DVDD 基准数字输入引脚的输入逻辑高电流电平⁽¹⁾	V_IN(DigIn) = V_{DAC_DVDD}		10	µA
I_IL1	DAC_DVDD 基准数字输入引脚的输入逻辑低电流电平⁽¹⁾	V_IN(DigIn) = 0V		-10	µA
V_OH(DigOut)	输出逻辑高电压电平⁽¹⁾	I_OH = 4mA	80%		V_{DAC_DVDD}
V_OL(DigOut)	输出逻辑低电压电平⁽¹⁾	I_OH = -4mA		22%	V_{DAC_DVDD}
I²C 控制端口
C_L(I2C)	每条 I²C 线路允许的负载电容			400	pF
f_SCL(fast)	支持 SCL 频率	无等待状态，快速模式		400	kHz
f_SCL(slow)	支持 SCL 频率	无等待状态，慢速模式		100	kHz
V_NH	每个连接的器件的高电平噪声容限（包括迟滞）		0.2 × V_{DAC_DVDD}		V
MCLK 和 PLL 规范
D_MCLK	允许的 MCLK 占空比		40%	60%
f_MCLK	支持的 MCLK 频率	高达 50MHz	128	512	f_S⁽²⁾
f_PLL	PLL 输入频率	时钟分频器使用分数分频 D > 0、P = 1	6.7	20	MHz
f_PLL	PLL 输入频率	时钟分频器使用整数分频 D = 0、P = 1	1	20	MHz
串行音频端口
t_DLY	所需的 LRCK/FS 至 SCLK 上升沿延迟		5		ns
D_SCLK	允许的 SCLK 占空比		40%	60%
f_S	支持的输入采样速率		8	96	kHz
f_SCLK	支持的 SCLK 频率		32	64	f_S⁽²⁾
f_SCLK	SCL 频率	控制器模式或目标模式		24.576	MHz

(1) DAC_DVDD 基准数字引脚包括：ADR、LRCK、MCLK、DAC_MUTE、SCL、SCLK、SDA、SDIN、SDOUT 和 XPU。

(2) f_S 的单位表示规范是表中列出的值乘以器件中使用的音频的采样速率。