ADS1220 集成 PGA 和基准的 4 通道、2kSPS、低功耗、24 位 ADC

Table 1. 噪声，单位为 μV_RMS (μV_PP)
条件：AVDD = 3.3V，AVSS = 0V，正常模式，内部基准电压 = 2.048V

Table 2. 根据均方根 (RMS) 噪声得出的 ENOB（根据噪声峰峰值得出的无噪声位）
条件：AVDD = 3.3V，AVSS = 0V，正常模式，内部基准电压 = 2.048V

Table 3. PGA 禁用时的噪声，单位为 μV_RMS (μV_PP)
条件：AVDD = 3.3V，AVSS = 0V，正常模式，内部基准电压 = 2.048V

Table 4. 当 PGA 禁用时，根据 RMS 噪声得出的 ENOB（根据噪声峰峰值得出的无噪声位）
条件：AVDD = 3.3V，AVSS = 0V，正常模式，内部基准电压 = 2.048V

Table 5. 噪声，单位为 μV_RMS (μV_PP)
条件：AVDD = 3.3V，AVSS = 0V，Turbo 模式，内部基准电压 = 2.048V

Table 6. 根据均方根 (RMS) 噪声得出的 ENOB（根据噪声峰峰值得出的无噪声位）
条件：AVDD = 3.3V，AVSS = 0V，Turbo 模式，内部基准电压 = 2.048V

Table 7. PGA 禁用时的噪声，单位为 μV_RMS (μV_PP)
条件：AVDD = 3.3V，AVSS = 0V，Turbo 模式，内部基准电压 = 2.048V

Table 8. 当 PGA 禁用时，根据 RMS 噪声得出的 ENOB（根据噪声峰峰值得出的无噪声位）
条件：AVDD = 3.3V，AVSS = 0V，Turbo 模式，内部基准电压 = 2.048V

8.3.1 多路复用器

该器件具备一个非常灵活的输入多路复用器，如Figure 38 所示。可以测量四路单端信号、双路差分信号、或双路单端信号与单路差分信号组合。该多路复用器通过配置寄存器的四个位 (MUX[3:0]) 进行配置。测量单端信号时，负 ADC 输入 (AIN_N) 通过多路复用器内的开关在内部与 AVSS 相连。如需进行系统监视，可选择模拟电源 (AVDD – AVSS) / 4 或当前所选的外部基准电压 (V_(REFPx) – V_(REFNx)) / 4 作为 ADC 输入。该多路复用器还可将两个可编程电流源任意一路引至任意模拟输入 (AINx) 或任意专用基准引脚（REFP0、REFN0）。

Figure 38. 模拟输入多路复用器

与 AVDD 和 AVSS 相连的静电放电 (ESD) 二极管可保护输入。为了防止 ESD 二极管导通，所有输入的绝对电压必须处于Equation 4 给定的范围内：

如果输入引脚电压可能超出上述限制条件，则需要使用外部肖特基钳位二极管或串联电阻将输入电流限制为安全值（请参见绝对最大额定值表）。对该器件中未使用的输入进行过驱动可能影响其他输入引脚上正在进行的转换。如果可能针对未使用输入进行过驱动，TI 建议使用外部肖特基二极管针对信号进行钳位。

8.3.2 低噪声 PGA

该器件 具有 一个低噪声、低漂移、高输入阻抗的可编程增益放大器 (PGA)。PGA 增益可设置为 1、2、4、8、16、32、64 或 128。配置寄存器的三个位 (GAIN[2:0]) 用于配置增益。Figure 39 所示为 PGA 的简化框图。PGA 由两个斩波稳定放大器（A1 和 A2）及设置 PGA 增益的电阻反馈网络组成。PGA 输入配有一个电磁干扰 (EMI) 滤波器。

Figure 39. 简化的 PGA 示意图

V_IN 表示差分输入电压 V_IN = (V_(AINP) – V_(AINN))。PGA 增益可通过Equation 5 进行计算：

增益可通过器件内部的可调电阻 R_G 进行更改。PGA 的差分满量程输入电压范围 (FSR) 由增益和所用基准电压定义，如Equation 6 所示：

Table 9 所示为使用 2.048V 内部基准电压时的满量程范围。

8.3.2.1 PGA 共模电压要求

为了始终处于 PGA 的线性工作范围内，输入信号必须满足本节介绍的特定要求。

Figure 39 中两放大器（A1 和 A2）输出相对于电源（AVSS 和 AVDD）的摆幅不得低于 200mV。如果输出 OUT_P 和 OUT_N 驱动至 200mV 电源轨电压范围内，放大器将达到饱和并因此进入非线性状态。为防止出现此类非线性工作条件，输出电压必须满足Equation 7 的要求：

Equation 7. AVSS + 0.2V ≤ V_(OUTN)，V_(OUTP) ≤ AVDD – 0.2V

将Equation 7 的要求换算为针对 PGA 输入（AIN_P 和 AIN_N）的要求大有裨益，原因是无需直接访问 PGA 输出。PGA 采用对称设计，因此可假设 PGA 的输出共模电压与输入信号共模电压相等，如Figure 40 所示。

Figure 40. PGA 共模电压

共模电压通过Equation 8 进行计算：

Equation 8. V_CM = ½ (V_(AINP) + V_(AINN)) = ½ (V_(OUTP) + V_(OUTN))

PGA 输入（AIN_P 和 AIN_N）电压可表示为Equation 9 和Equation 10：

Equation 9. V_(AINP) = V_CM + ½ V_IN

Equation 10. V_(AINN) = V_CM – ½ V_IN

此后，输出电压（V_(OUTP) 和 V_(OUTN)）可根据Equation 11 和Equation 12 进行计算：

Equation 11. V_(OUTP) = V_CM + ½ 增益 · V_IN

Equation 12. V_(OUTN) = V_CM – ½ 增益 · V_IN

现可将放大器 A1 和 A2 的输出电压要求（Equation 7）通过Equation 11 和Equation 12 换算为针对输入共模电压范围的要求，具体内容在Equation 13 和Equation 14 中给出：

Equation 13. V_{CM (MIN)} ≥ AVSS + 0.2V + ½ 增益 · V_{IN (MAX)}

Equation 14. V_{CM (MAX)} ≤ AVDD – 0.2V – ½ 增益 · V_{IN (MAX)}

为计算最小和最大共模电压限值，必须使用应用中出现的最高差分输入电压 (V_{IN (MAX)})。V_{IN (MAX)} 可小于可能出现的最大 FS 值。

由于 PGA 的特定设计实现方案，因此除Equation 13 外，最低 V_CM 还必须满足Equation 15。

Equation 15. V_{CM (MIN)} ≥ AVSS + ¼ (AVDD – AVSS)

Figure 41 和Figure 42 以图象形式表示当 AVDD = 3.3V 和 AVSS = 0V，增益分别为 1 和 16 时的共模电压限值。

AVDD = 3.3V

Figure 41. 共模电压限值（增益 = 1）

AVDD = 3.3V

Figure 42. 共模电压限值（增益 = 16）

下文中的讨论介绍如何将Equation 13 至Equation 15 应用于假设性应用。本示例的设置条件为 AVDD = 3.3V，AVSS = 0V，增益 = 16，同时采用外部基准电压 V_ref = 2.5V。可施加的最高差分输入电压 V_IN = (V_(AINP) – V_(AINN)) 随之限制为满量程范围 FSR = ±2.5V / 16 = ±0.156V。因此，Equation 13 至Equation 15 可得出允许的 V_CM 范围 1.45V ≤ V_CM ≤ 1.85V。

例如，如果与该假设性应用输入相连的传感器信号未采用完整满量程范围，而是限制为 V_{IN (MAX)} = ±0.1V，则缩小的输入信号幅值会将 V_CM 限制范围扩展至 1.0V ≤ V_CM ≤ 2.3V。

对于全差分传感器信号，每路输入（AIN_P、AIN_N）可在共模电压 (V_(AINP) + V_(AINN)) / 2（其限值必须保持在 1.0V 至 2.3V 范围内）的 ±50mV 范围内摆动。对称型惠斯通电桥的输出即为一种全差分信号示例。Figure 43 所示为输入信号的共模电压处于下限的情况。在这种情况下，V_(OUTN) 为 0.2V。进一步减小共模电压 (V_CM) 或增大差分输入电压 (V_IN) 均会导致 V_(OUTN) 低于 0.2V 并导致放大器 A2 达到饱和状态。

Figure 43. V_CM 处于下限的示例

相反，电阻式温度器件 (RTD) 的信号具有伪差分特性（如果按 RTD 测量部分所示的方式实施），其中负输入电压恒定不变（但不等于 0V），只有正输入电压发生变化。如果必须测量伪差分信号，本示例中的负输入必须在 0.95V 至 2.25V 的电压范围内偏置。正输入最高可在超出负输入
V_{IN (MAX)} = 100mV 进行摆动。请注意，在这种情况下，共模电压与正输入电压同时发生变化。即，当输入信号在 0V ≤ V_IN ≤ V_{IN (MAX)} 的范围内摆动时，共模电压的摆动范围为 V_(AINN) ≤ V_CM ≤ V_(AINN) + ½ V_{IN (MAX)}。满足最大输入电压 V_{IN (MAX)} 的共模电压要求有助于在整个信号范围内满足要求。

Figure 44 和Figure 45 分别为全差分和伪差分信号示例。

Figure 44. 全差分输入信号

Figure 45. 伪差分输入信号

NOTE

请谨记，PGA 启用时的共模电压要求（Equation 13 至Equation 15）如下：

• V_{CM (MIN)} ≥ AVSS + ¼ (AVDD – AVSS)
• V_{CM (MIN)} ≥ AVSS + 0.2V + ½ 增益 · V_{IN (MAX)}
• V_{CM (MAX)} ≤ AVDD – 0.2V – ½ 增益 · V_{IN (MAX)}

8.3.3 调制器

ADS1220 中的 Δ-Σ 调制器用于将模拟输入电压转换为经脉冲代码调制的 (PCM) 数据流。调制器以调制器时钟频率 f_(MOD) = f_(CLK) / 16（正常和占空比模式）和 f_(MOD) = f_(CLK) / 8（Turbo 模式下）运行，而 f_(CLK) 可由内部振荡器或外部时钟源提供。Table 10 显示了使用内部振荡器或 4.096MHz 外部时钟时，各工作模式下的调制器频率。

8.3.4 数字滤波器

该器件采用一个线性相位有限冲激响应 (FIR) 数字滤波器，能够针对调制器传输的数字数据流进行滤波和抽取。该数字滤波器根据不同数据传输速率进行自动调节，在单一周期内可始终达到稳定状态。当数据速率为 5SPS 和 20SPS 时，滤波器可配置为抑制 50Hz 或 60Hz 工频或同时两种频率。配置寄存器的两个位 (50/60[1:0]) 用于对滤波器进行相应配置。Figure 46 至Figure 59 所示为使用内部振荡器或 4.096MHz 外部时钟时，不同输出数据传输速率对应的数字滤波器频率响应。

滤波器陷波和输出数据传输速率根据时钟频率按比例进行调节。例如，当使用 4.096MHz 时钟时，于 20Hz 频率处产生陷波，则如果使用 2.048MHz 时钟时，产生陷波的频率为 10Hz。请注意，内部振荡器随温度发生变化，如电气特性表所述。数据传输速率或转换时间随之发生变化，因此滤波器陷波也按相同比例发生变化。如需在容差更为精确的特定频率下产生数字滤波器陷波，则考虑使用精密外部时钟源。

同时抑制 50Hz 和 60Hz，50/60[1:0] = 01

Figure 46. 滤波器响应
(DR = 20SPS)

同时抑制 50Hz 和 60Hz，50/60[1:0] = 01

Figure 47. 滤波器响应详细视图
(DR = 20SPS)

仅抑制 50Hz，50/60[1:0] = 10

Figure 48. 滤波器响应
(DR = 20SPS)

仅抑制 60Hz，50/60[1:0] = 11

Figure 50. 滤波器响应
(DR = 20SPS)

50/60[1:0] = 00

Figure 52. 滤波器响应
(DR = 20SPS)

Figure 54. 滤波器响应
(DR = 90SPS)

Figure 56. 滤波器响应
(DR = 330SPS)

Figure 58. 滤波器响应
(DR = 1kSPS)

仅抑制 50Hz，50/60[1:0] = 10

Figure 49. 滤波器响应详细视图
(DR = 20SPS)

仅抑制 60Hz，50/60[1:0] = 11

Figure 51. 滤波器响应详细视图
(DR = 20SPS)

Figure 53. 滤波器响应
(DR = 45SPS)

Figure 55. 滤波器响应
(DR = 175SPS)

Figure 57. 滤波器响应
(DR = 600SPS)

Figure 59. 滤波器响应
(DR = 2kSPS)

8.3.5 输出数据速率

Table 11 所示为各数据速率设置的实际转换时间。提供的值基于 t_(CLK) 周期，所用外部时钟的频率 f_(CLK) = 4.096MHz。如果所用外部时钟的频率不等于 4.096MHz，数据传输速率将按比例调节。

在连续转换模式下，数据传输速率对应的时间为一个 DRDY 下降沿至下一 DRDY 下降沿。首次转换始于 START/SYNC 命令最后一个 SCLK 下降沿后的 210 · t_(CLK)（正常模式，占空比模式）或 114 · t_(CLK)（Turbo 模式）。

在单次模式下，数据传输速率对应的时间为 START/SYNC 命令的最后一个 SCLK 下降沿至 DRDY 下降沿，经四舍五入变为下一 t_(CLK)。在单次模式下，如果使用内部振荡器，则必须额外增加长达 50µs（正常模式，占空比模式）或 25µs（Turbo 模式）振荡器唤醒时间。内部振荡器在 START/SYNC 命令的首个 SCLK 上升沿开始上电。如果使用的 SCLK 频率高于 160kHz（正常模式，占空比模式）或 320kHz（Turbo 模式），振荡器在 START/SYNC 命令结束后可能不会完全上电。ADC 将等待内部振荡器完全上电，然后开始转换。

占空比模式与正常模式下的单次转换时间相同。有关占空比工作模式的更多详细信息，请参见占空比模式部分。

请注意，即使 20SPS 设置对应的转换时间不等于 1 / 20Hz = 50ms，该差异也不会影响 50Hz 或 60Hz 抑制。要实现 50Hz 和 60Hz 抑制（如电气特性表所述），外部时钟频率必须为 4.096MHz。使用内部振荡器时，转换时间和滤波器陷波的变化量等于电气特性表指定的振荡器精度变量。

8.3.6 电压基准

该器件集成了 2.048V 低漂移电压基准。对于 需要 不同基准电压或比例测量方法的应用，该器件可提供两对差分基准输入（REFP0/REFN0 和 REFP1/REFN1）。此外，还可将模拟电源 (AVDD) 用作基准。

基准源通过配置寄存器的两位 (VREF[1:0]) 进行选择。默认选择内部基准。上电后、退出掉电模式或由外部基准源切换至内部基准后，内部基准电压在 25µs 内即可完全稳定。

差分基准输入支持自由选择共模基准电压。REFP0 和 REFN0 为专用基准输入，而 REFP1 和 REFN1 分别与输入 AIN0 和 AIN3 共享。所有基准输入均在内部进行缓冲，以提高输入阻抗。因此，使用外部基准时，通常无需额外使用基准缓冲器。在比例测量 应用中使用时，基准输入不会加载外部电路。请注意，由于启用基准缓冲器，因此当使用外部基准时，模拟电源电流增大。

在多数情况下，转换结果与基准源稳定性成正比。转换结果将反映电压基准的所有噪声和漂移。

8.3.7 时钟源

器件系统时钟可由内部低漂移振荡器或 CLK 输入的外部时钟源提供。首先将 CLK 引脚与 DGND 相连，之后进行上电或复位，以激活内部振荡器。如果将外部时钟与 CLK 引脚相连，内部振荡器将在 CLK 引脚处检测到两个上升沿后禁用。该器件随后使用外部时钟。ADS1220 切换至外部时钟后，该器件仅可通过循环上电或发送 RESET 命令切换回内部振荡器。

8.3.8 激励电流源

该器件为 RTD 应用提供两个匹配的可编程激励电流源 (IDAC)。使用配置寄存器的相应位 (IDAC[2:0]) 可通过编程方式将电流源输出电流设定为 10μA、50μA、100μA、250μA、500μA、1000μA 或 1500μA。每个电流源均可与所有模拟输入 (AINx) 及所有专用基准输入（REFP0 和 REFN0）相连。两电流源还可与同一引脚相连。IDAC 的路由通过配置寄存器的位（I1MUX[2:0]，I2MUX[2:0]）进行配置。请注意，不得超出 IDAC 的合规电压。换言之，将将 IDAC 流向的引脚电压限制为 ≤ (AVDD – 0.9V)，否则 IDAC 电流的额定精度要求无法满足。对于三线制 RTD 应用，匹配的电流源可用于抵消传感器引线电阻引起的误差（更多详细信息，请参见 三线制 RTD 测量部分）。

通过 IDAC[2:0] 位以编程方式将 IDAC 电流设定为相应值后，IDAC 在不超过 200µs 内即可启动。如果在同一 WREG 命令期间未写入配置寄存器 2 和 3，TI 建议首先使用 IDAC[2:0] 位将 IDAC 电流设置为相应值，然后选择各 IDAC 的路径（I1MUX[2:0]，I2MUX[2:0]）。

在单次模式下，如果将 IDAC[2:0] 位置为 000 以外的值，IDAC 会在任意两次转换之间保持激活状态。然而，IDAC 会在发出 POWERDOWN 命令后掉电。

请注意，IDAC 启用后（即 IDAC[2:0] 位置为 000 以外的值），模拟电源电流将会增大。即使 IDAC 未引至任何引脚 (I1MUX[2:0] = I2MUX[2:0] = 000)，IDAC 电路也需使用该偏置电流进行工作。此外，将 I1MUX[2:0] 或 I2MUX[2:0] 置为 000 以外的值时，随即从模拟电源汲取所选输出电流。

8.3.9 低侧电源开关

该器件还集成了一个在模拟输入 AIN3/REFN1 和 AVSS 之间连接了低值导通电阻的低侧电源开关。在桥式传感器 应用中， 该电源开关可使桥式电路在各转换过程中掉电，以此降低系统功耗。如果配置寄存器的相应位 (PSW) 置 1，该开关将在发出 START/SYNC 命令后自动闭合，并且在发出 POWERDOWN 命令后断开。请注意，如果将 PSW 位置 1，则在单次模式下，开关将在各转换过程之间保持闭合状态。如果将 PSW 位置 0，开关可以随时断开。该开关默认始终处于断开状态。

8.3.10 传感器检测

为了协助检测可能出现的传感器故障，该器件内置两个 10µA 烧毁电流源。如果通过将配置寄存器的相应位 (BCS) 置 1 启用电流源，其中一个电流源为当前所选正模拟输入 (AIN_P) 供应电流，而另一电流源消耗所选负模拟输入 (AIN_N) 电流。

如果传感器发生开路，这些烧毁电流源将正输入拉至 AVDD，同时将负输入拉至 AVSS，从而获取满量程读数。满量程读数还可以表示传感器过载或缺少基准电压。近似为零的读数可能表示传感器短路。请注意，烧毁电流源的绝对值通常在 ±10% 的范围内浮动，内部多路复用器增加了一个小型串联电阻。因此，区分传感器短路和正常读数难度较大，当输入使用阻容 (RC) 滤波器时尤为如此。换言之，即使传感器短路，外部滤波器电阻和多路复用器残余电阻两端的压降也会导致输出读取大于零的值。

请谨记，启用烧毁电流源后，功能传感器的 ADC 读数可能受到影响。TI 建议在执行精密测量的过程中禁用烧毁电流源，并且仅在测试传感器故障条件时进行启用。

8.3.11 系统监测

该器件提供多种模拟电源和外部基准电压监测方法。要选择监测电压，必须在配置寄存器中针对内部多路复用器 (MUX[3:0]) 进行相应配置。无论在使用监测功能时如何设置配置寄存器，该器件均会自动旁路 PGA 并将增益设置为 1。请注意，系统监测功能仅提供粗略结果，并非精密测量。

测量模拟电源 (MUX[3:0] = 1101) 时，得出的转换结果约为 (AVDD – AVSS) / 4。无论是否在配置寄存器中选择基准源 (VREF[1:0])，该器件均使用 2.048V 内部基准电压进行测量。

监测两外部基准电压源 (MUX[3:0] = 1100) 的其中之一时，结果约为 (V_(REFPx) – V_(REFNx)) / 4。REFPx 和 REFNx 表示在配置寄存器中选择的外部基准输入对 (VREF[1:0])。该器件自动使用内部基准进行测量。

8.3.12 偏移校准

内部多路复用器支持将两路 PGA 输入（AIN_P 和 AIN_N）短接至中间供电电压 (AVDD + AVSS) / 2。这种方式可用于测量并校准器件偏移电压，具体方法为将短路输入电压读数的结果存储于微控制器中，进而从后续读数中减去该结果。TI 建议在输入短路的情况下获取多个读数，进而针对结果求取平均值，以降低噪声影响。

8.3.13 温度传感器

ADS1220 集成了一个精密温度传感器。通过将配置寄存器的 TS 位置 1 可使能温度传感器模式。在温度传感器模式下，配置寄存器 0 的设置不产生任何影响，该器件使用内部基准进行测量，与所选基准电压源无关。温度读数过程与模拟输入启动并读取转换结果的过程相同。温度数据以 14 位结果呈现，与 24 位转换结果左对齐。数据从最高有效字节 (MSB) 开始输出。当读取这三个数据字节，前 14 位用于指定温度测量结果。一个 14 位 LSB 等于 0.03125°C。负数以二进制补码形式表示，如Table 12 所示。

8.4.1 上电和复位

器件在上电过程中执行复位。复位过程耗时约 50µs。经过这段上电复位时间后，所有内部电路（包括电压基准）均处于稳定状态，能够与器件进行通信。作为复位过程的一部分，该器件将配置寄存器的所有位置为各自的默认设置。该器件默认设置为单次模式。上电后，该器件以默认寄存器设置执行单次转换，然后进入低功耗状态。完成转换后，DRDY 引脚由高电平转换为低电平。DRDY 引脚由高电平至低电平的转换可用于发出 ADS1220 正常运行并且准备就绪的信号。在上电过程中，上电行为能够防止浪涌电流对电源要求严格的系统产生影响。

8.4.2 转换模式

该器件采用两种转换模式之一。这两种模式可通过配置寄存器的 CM 位进行选择。上述两种模式分别为单次转换模式和连续转换模式。

8.4.3 工作模式

除了转换模式不同外，该器件还可采用不同工作模式，同时在各模式之间权衡功耗、噪声性能和输出数据速率。工作模式包括：正常模式、占空比模式、Turbo 模式及掉电模式。

8.5.1 串行接口

该器件的 SPI 兼容串行接口适用于读取转换数据、读写器件配置寄存器以及控制器件工作状态。仅支持 SPI 模式 1（CPOL = 0，CPHA = 1）。该接口由五条控制线（CS、SCLK、DIN、DOUT/DRDY 和 DRDY）组成，但仅可与四路甚至三路控制信号结合使用。专用数据就绪信号 (DRDY) 可配置为与 DOUT/DRDY 共享。如果串行总线未与其他任何器件共享，则 CS 可永久与低电平相连，以便仅需使用信号 SCLK、DIN 和 DOUT/DRDY 与器件进行通信。

8.5.2 数据格式

该器件以二进制补码格式提供 24 位数据。单一代码 (LSB) 的大小通过Equation 16 进行计算。

正满量程输入 [V_IN ≥ (+FS – 1 LSB) = (V_ref / 增益 – 1 LSB)] 产生输出代码 7FFFFFh；负满量程输入 (V_IN ≤ –FS = –V_ref / 增益) 产生输出代码 800000h。输出在这些代码处针对超出满量程范围的信号进行削波。

Table 13 总结了不同输入信号的理想输出代码。

将模拟输入信号映射到输出代码，如Figure 60 所示。

Figure 60. 代码转换图

8.5.3 命令

该器件通过六种不同命令控制器件的工作状态，如Table 14 所示。其中四种命令为独立指令（RESET、START/SYNC、POWERDOWN 和 RDATA）。由器件读取 (RREG) 和向器件写入 (WREG) 配置寄存器数据的命令需要附加信息作为指令的一部分。

8.5.4 读取数据

输出引脚 DRDY 和 DOUT/DRDY（如果将配置寄存器的 DRDYM 位置为高电平）将在新数据准备就绪可供检索时转换为低电平。转换数据写入内部数据缓冲区。该缓冲区中的数据可直接通过 DOUT/DRDY 进行读取（条件是 DRDY 降为低电平），无须担心损坏数据。无需发送 RDATA 命令。数据将在 SCLK 上升沿移出（MSB 首先移出），其中包含三个字节的数据。

Figure 61 至Figure 63 所示为未使用 RDATA 命令时，在连续转换模式和单次模式下读取转换数据的时序图。

Figure 61. 连续转换模式 (DRDYM = 0)

Figure 62. 连续转换模式 (DRDYM = 1)

Figure 63. 单次模式 (DRDYM = 0)

还可使用 RDATA 命令随时读取数据，无需与 DRDY 信号同步。发出 RDATA 命令后，当前存储于数据缓冲区的转换结果在后续 SCLK 上升沿于 DOUT/DRDY 移出。也可使用 RDATA 命令连续读取数据，以监测 DRDY 或 DOUT/DRDY。DRDY 引脚可在 LSB 随时钟移出后进行轮询，以确定是否载入新转换结果。如果在读操作过程中完成新一次转换，同时读取了前一次转换的数据，则 DRDY 处于低电平。否则，如果读取最新结果，则 DRDY 处于高电平。Figure 64 和Figure 65 所示为这两种情况对应的行为。

Figure 64. 在 RDATA 命令过程中完成新转换时的 DRDY 状态

Figure 65. 在 RDATA 命令过程中读取新转换结果时的 DRDY 状态

8.5.5 发送命令

该器件的串行接口可在不使用 RDATA 命令的情况下执行全双工操作，同时读取转换数据。全双工操作意味着在读取转换数据的同时针对命令进行解码。在数据读取操作过程中，无法在任何 8 位数据边界发送命令。识别 RREG 或 RDATA 命令后，除非在检索到转换结果的最后一个字节时发送命令，否则当前数据读取操作中止，转换数据受损。该器件开始在命令字节后的第一个 SCLK 上升沿于 DOUT/DRDY 输出请求的数据。要在无中断条件下读取数据，请在数据随时钟移出的过程中使 DIN 保持低电平。

不破坏正在进行的读操作即可发送 WREG 命令。Figure 66 所示为在连续转换模式下读取转换数据时，发送 WREG 命令写入两配置寄存器的示例。命令随时钟移入后（在第 32 个 SCLK 下降沿之后），该器件复位数字滤波器并开始以新寄存器设置进行转换。可在任意 8 位边界发送 WREG 命令。

Figure 66. 在读取数据的同时发送 WREG 命令的示例

请注意，串行接口不会在执行 RDATA 或 RREG 命令时针对命令进行解码。即，必须在发出 RDATA 命令后读取全部 24 位转换结果，请求的所有寄存器必须在发送 RREG 命令后进行读取，然后方可发出新命令。

8.5.6 连接多个器件

将多个 ADS1220 器件与同一 SPI 总线相连时，SCLK、DIN 和 DOUT/DRDY 可针对支持 SPI 功能的各个器件使用专用片选 (CS) 线实现安全共享。对于相应器件，CS 跳变为高电平时，DOUT/DRDY 会进入三态模式。因此，在以下情况下，无论配置寄存器中的 DRDYM 位设置如何，DOUT/DRDY 都不能用于指示新数据何时可用：CS 为高电平。仅专用 DRDY 引脚指示新数据可用，因为 DRDY 引脚即便在 CS 为高电平时也会受到主动驱动。

在某些情况下，DRDY 引脚不能连接至微控制器。如果微控制器上的通用输入/输出 (GPIO) 通道数不够用，或者串行接口必须进行电流隔离从而必须限制通道数时会出现这种情况。因此，为了评估其中一个器件何时准备好进行新的转换，微控制器会定期为相应器件将 CS 拉为低电平，然后轮询 DOUT/DRDY 引脚的状态。当 CS 变为低电平时，DOUT/DRDY 引脚会立即驱动为高电平或低电平，前提是 DRDYM 位配置为 1。如果 DOUT/DRDY 线驱动为低电平，则在 CS 驱动为低电平时，新数据当前可用。如果 DOUT/DRDY 线驱动为高电平，则新数据不可用。该过程要求 DOUT/DRDY 在读取各个转换结果之后以及在 CS 驱动为高电平之前呈高电平。为确保 DOUT/DRDY 驱动为高电平，在每次进行完数据读取操作之后都额外发送 8 个 SCLK（DIN 保持为低电平）。DOUT/DRDY 在读取转换结果之后会在八个 SCLK 期间读为高电平，如Figure 67 所示。此外，还可随时使用 RDATA 命令从器件中检索有效数据，而无需担心数据损坏。

Figure 67. 在读取转换结果后将 DOUT/DRDY 驱动为高电平的示例

8.6.1 配置寄存器

该器件配有 4 个 8 位配置寄存器，这些寄存器可通过串行接口并使用 RREG 和 WREG 命令进行访问。配置寄存器可控制器件的工作方式，并且可随时进行切换，而不会导致数据损坏。上电或复位后，所有寄存器均设置为默认值（均为 0）。在掉电模式期间，所有寄存器均保持其各自的值。Table 15 显示了配置寄存器的寄存器映射。