ZHCAED3 August 2024 TPLD1201
4 使用查询表减少原理图
图 4-1 是一个总线仲裁逻辑的示例。这个逻辑电路的用途是确定在任意给定时间哪一个控制器在总线上具有优先级。如果两个 RX 都为低电平，则总线将保持高电平。每个颜色框代表一个不同的物理器件。表 4-1 展示了该设计采用分立式实施方案时的总面积，甚至没有考虑器件互连所需的器件或布线之间的容差。
图 4-1 总线仲裁原理图表 4-1 分立式设计的面积
| 数量 | 器件 | 功能 | 颜色 | 面积 (mm2) |
|---|---|---|---|---|
| 1 | SN74LV32APWR | 四路或门 | 红色 | 22.0 |
| 1 | SN74LVC2G08DCUR | 双路与门 | 绿色 | 4.60 |
| 1 | SN74LVC2G07DBVR | 双缓冲器 | 紫色 | 4.64 |
| 1 | SN74LVC2G04DBVR | 双反向器 | 橙色 | 4.64 |
| 1 | SN74LVC2G132DCTR | 双路与非门 | 蓝色 | 8.26 |
| 5 | 总计 | 44.14 |
图 4-2 将原理图分成多个组通过查看逻辑门某些分组的输入，我们可以将此设计分为 4 组。这些组中的每一个组都可以简化为一个 LUT，如图 4-2 所示。
现在已经分离了原理图，因此我们可以将此设计引入 IC 中，我们可以创建一个具有 4 个引脚和 4 个 LUT 的配置，以完成此原理图，如图 4-3 所示。lut1 的配置为 2 个输入，表如表 4-2 所示。lut2 和 lut3 的配置为 3 输入，表如表 4-4 所示。lut4 的配置为 2 输入，表如表 4-3 所示。
图 4-3 原理图已转换为 IC表 4-2 lut1 配置表
| B | A | OUT |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
表 4-3 lut4 配置表
| B | A | OUT |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
表 4-4 lut2 和 lut3 配置表
| C | B | A | OUT |
|---|---|---|---|
| 0 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |