BQ257XX 系列降压/升压充电器布局指南
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摘要
本应用手册介绍了 BQ257XX 系列降压/升压充电器解决方案的优化布局指南。BQ257XX 系列包括 BQ2570X、BQ2571X、BQ2572X 和 BQ2573X。这些产品是同步 NVDC 降压/升压电池充电控制器，可为空间受限的 1-4 芯串联电池充电应用提供元件数很少的高效解决方案。为使充电器发挥出色性能，应遵循特定的布局规则。采用良好布局的规则是尽可能减小高 di/dt 电流路径中的 PCB 布线电感，限制从高 dv/dt 节点到其他布线上的电容耦合，并确保正确的 GND 连接。通过遵循这些规则，设计人员能够实现出色的充电器运行，包括低 EMI、高精度、高效率和低温运行。
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1 引言
降压/升压充电器具有 5 个开关和一个电感器。合理的布局设计是实现稳定运行、良好散热和低 EMI 性能的关键。不过，电路设计人员也面临许多布局挑战。布局不佳可能导致效率低下、充电能力降低、测量精度降低，甚至由于噪声干扰而导致运行不稳定。为了克服这些挑战，可以首先选择 TI BQ257XX EVM 进行定制布局。尽管您可以使用其他方法，但此布局已经过验证，并已针对 PCB 布线电感进行了优化并提供了建议的接地方法，可更大程度地实现器件的出色运行。图 1-1 以 BQ25710 EVM 电路为例，展示了本应用手册中的布局指南。
1.1 BQ25710 EVM 电路
图 1-1 BQ25710 EVM 电路2 布局指南
为了防止电场和磁场辐射以及高频谐振问题，采用合适的元件布局来尽可能简化高频电流路径环路非常重要。以下是基于正确布局优先顺序的 PCB 布局指南。
2.1 PCB 堆叠（4 层）
为实现合理的布局设计，建议使用多层 PCB。BQ257XX EVM 使用 4 层 PCB，如图 2-1 所示。顶层包含电源布线和大多数信号线。顶层的任何其余区域必须为接地区域，并通过穿过所有层的过孔牢固连接到底部和内部接地。内层 2 仅用作接地层，内层 3 包含信号线和接地。底层用于额外的非关键信号和接地。
如图 2-2 所示，将接地层靠近功率元件层（顶层）附近，可形成有效的屏蔽来减少电感和电容耦合噪声。如果接地层是功率级层之后的下一层，则接地层覆铜可以获得超低的热阻、超小的高频环路面积，并可屏蔽高噪声功率级对其余大部分电路的影响。此外，如果将所有高电流环路元件放置在同一层，则磁场线与电路板垂直。因此，接地覆铜层可在功率级电路和电路板上的其他小信号电路之间提供出色的屏蔽性能。
图 2-1 PCB 堆叠和顶层元件放置的布局示例
图 2-2 功率级元件放置和接地层2.2 确定关键电路路径
成功布局的关键是了解电路，您可以通过确定以下关键元件来了解电路：
- 高 di/dt 路径
- 高 dv/dt 节点
- 敏感布线
图 2-3 展示了 BQ25710 应用示意图中的高 di/dt 路径。最主要的高 di/dt 环路是输入开关电流环路和输出开关电流环路。输入环路由一个输入电容器和两个 MOSFET（Q1 和 Q2）组成，输出环路由一个输出电容器和两个 MOSFET（Q3 和 Q4）以及返回路径组成。
图 2-3 BQ25710 应用示意图 - 确定高 di/dt 环路、高 dv/dt 节点和敏感布线高 dv/dt 节点是那些具有快速电压转换的节点。这些节点包括开关节点（SW1 和 SW2）、自举节点（BTST1 和 BTST2）以及栅极驱动布线（HIDRV1、LODRV1、HIDRV2 和 LODRV2）。开关节点的面积需要尽可能大，但考虑到电气噪声原因，开关节点面积又需要尽可能小。如果 SW1 和 SW2 覆铜区过大，高 dv/dt 噪声信号可能会通过电容耦合特性耦合到附近的其他布线，从而引起 EMI 问题。
从 RAC、RSR 到 IC 引脚（ACP、ACN、SRP 和 SRN）以及补偿元件（COMP1 和 COMP2）的电流检测布线是噪声敏感布线。为了获得良好的布局性能，应优化高 dv/dt 节点的表面积，使噪声敏感布线远离电路的嘈杂（高 di/dt 和 dv/dt）部分，并尽可能减小其环路面积。
2.3 输入和输出环路布置（考虑噪声、效率和热性能）
确定布局的关键部分后，下一项任务是尽可能地减少任何噪声源和不必要的寄生。输入开关电流环路和输出开关电流环路是主要的高电流环路。尽可能地减小这些环路的面积，以抑制产生的开关噪声并优化开关性能。因此，强烈建议将功率元件放置在同一层。此外，还要留出足够的铜面积来散热。多个散热过孔可用于将更多铜层连接在一起并散发更多热量。图 2-4 展示了顶层的功率元件放置，这是 BQ25710 EVM 的一个典型示例，与图 1-1 中所示的原理图匹配。
图 2-4 顶层的功率元件放置VBUS 电容器、RAC、Q1 和 Q2 构成一个小环路 1。VSYS 电容器 Q3 和 Q4 构成一个小环路 2。如图 2-1 所示，要在环路 1 和环路 2 上尽可能缩小的重要环路区域是以下两个路径：一个路径从输入电容器到降压高侧和低侧 MOSFET，再返回到输入电容器的接地连接；另一个路径从输出电容器到升压高侧和低侧 MOSFET，再返回到输出电容器的接地连接。将电容器的负极端子连接到低侧 MOSFET（接地端）的源极附近。同样，将一个或多个电容器的正极端子连接到两个环路高侧 MOSFET 的漏极附近。需要特别注意，必须将 10nF + 1nF（0402 尺寸）去耦电容器放置在 RAC 后，并尽可能靠近 FET，以便对开关环路高频噪声去耦。
使用大面积的铜连接功率元件可减少寄生电阻。由于从 VBUS 到 VSYS 和 VBAT 到 VSYS 的电流路径阻抗较低，请注意不在同一层时的过孔电阻。对于 1oz 铜厚度的 10mil 过孔，过孔数量可估算出每个过孔 1A 至 2A。如果需要高密度设计，您可以将 CBUS 或 CSYS 的一部分移至 PCB 的另一侧。最后，我们建议将 QBAT 和 RSR 放置在电池端子附近，因为该器件会通过电池端子附近的 SRN 引脚检测电池电压。
