ZHCSB33J October   2010  – November 2014 DS90UH925Q-Q1

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用范围
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  Handling Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  DC Electrical Characteristics
    6. 6.6  AC Electrical Characteristics
    7. 6.7  DC and AC Serial Control Bus Characteristics
    8. 6.8  Recommended Timing for Serial Control Bus
    9. 6.9  Switching Characteristics
    10. 6.10 Typical Charateristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1  High Speed Forward Channel Data Transfer
      2. 7.3.2  Low Speed Back Channel Data Transfer
      3. 7.3.3  Backward Compatible Mode
      4. 7.3.4  Common Mode Filter Pin (CMF)
      5. 7.3.5  Video Control Signal Filter
      6. 7.3.6  Power Down (PDB)
      7. 7.3.7  Remote Auto Power Down Mode
      8. 7.3.8  LVCMOS VDDIO Option
      9. 7.3.9  Input PCLK Loss Detect
      10. 7.3.10 Serial Link Fault Detect
      11. 7.3.11 Pixel Clock Edge Select (RFB)
      12. 7.3.12 Low Frequency Optimization (LFMODE)
      13. 7.3.13 Interrupt Pin — Functional Description and Usage (INTB)
      14. 7.3.14 EMI Reduction Features
        1. 7.3.14.1 Input SSC Tolerance (SSCT)
        2. 7.3.14.2 GPIO[3:0] and GPO_REG[8:4]
          1. 7.3.14.2.1 GPIO[3:0] Enable Sequence
          2. 7.3.14.2.2 GPO_REG[8:4] Enable Sequence
        3. 7.3.14.3 I2S Transmitting
          1. 7.3.14.3.1 Secondary I2S Channel
        4. 7.3.14.4 HDCP
        5. 7.3.14.5 Built In Self Test (BIST)
          1. 7.3.14.5.1 BIST Configuration and Status
            1. 7.3.14.5.1.1 Sample BIST Sequence
          2. 7.3.14.5.2 Forward Channel and Back Channel Error Checking
        6. 7.3.14.6 Internal Pattern Generation
    4. 7.4 Device Functional Modes
      1. 7.4.1 Configuration Select (MODE_SEL)
      2. 7.4.2 HDCP Repeater
      3. 7.4.3 Repeater Configuration
      4. 7.4.4 Repeater Connections
    5. 7.5 Programming
      1. 7.5.1 Serial Control Bus
    6. 7.6 Register Maps
  8. 8 Applications and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
      3. 8.2.3 Application Curves
  9. 9 Power Supply Recommendations
    1. 9.1 Power Up Requirements and PDB Pin
    2. 9.2 CML Interconnect Guidelines
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
  11. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档　
    2. 11.2 商标
    3. 11.3 静电放电警告
    4. 11.4 术语表
  12. 12机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 支持片上密钥存储的集成型 HDCP 密码引擎
  • 具有 I2C 兼容串行控制总线的双向控制接口通道接口
  • 支持高清 (720p) 数字视频格式
  • 支持 RGB888 + VS，HS，DE 和 I2S 音频
  • 支持 5 至 85MHz 并行时钟 (PCLK)
  • 通过 1.8V 或 3.3V 兼容 LVCMOS I/O 接口实现 3.3V 单电源运行
  • 长达 10 米的交流耦合生成树协议 (STP) 互连
  • 并行 LVCMOS 视频输出
  • 具有嵌入式时钟的 DC 均衡 & 扰频数据
  • 受保护的 HDCP 内容
  • 支持 HDCP 中继器应用
  • 内部模式生成
  • 低功率模式最大限度地减少了功率耗散
  • 汽车应用级产品：符合 AEC-Q100 2 级要求
  • > 8kV 人体模型 (HBM) 和 ISO 10605 静电放电 (ESD) 等级
  • 向后兼容模式

2 应用范围

  • 汽车导航显示屏
  • 后座娱乐系统

3 说明

DS90UH925Q-Q1 串行器与 DS90UH926Q-Q1 解串器配套使用，可针对汽车娱乐系统内的内容受保护数字视频的安全分发提供一套解决方案。 这个芯片组将一个并行 RGB 视频接口转换为一个单对高速串行化接口。 数字视频数据采用业界标准的 HDCP 复制保护方案加以保护。 串行总线方案，FPD-Link III，支持通过单个差分链路实现视频和音频数据传输以及包括 I2C 通信在内的全双工控制。 通过单个差分对实现视频数据和控制的整合可减少互连线尺寸和重量，同时还消除了偏差问题并简化了系统设计。

DS90UH925Q-Q1 串行器嵌入时钟，内容保护数据有效载荷，并将信号电平位移至高速低压差分信令。 高达 24 位的 RGB 数据位连同 3 个视频控制信号和多达 2 个 I2S 数据输入被一起串化。

低压差分信令的使用、数据换序和随机生成以及展频定时兼容性最大限度地减少了电磁干扰 (EMI)。

串化器和解串器上都执行 HDCP 密码引擎。 HDCP 密钥被存储在片上存储器中。

器件信息(1)

器件型号 封装 封装尺寸
DS90UH925Q-Q1 WQFN (48) 7.00mm x 7.00mm
(1) 如需了解所有可用封装，请见数据表末尾的可订购产品附录。

简化电路原理图

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