ZHCS864Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 信号说明
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 汽车
    3. 6.3  ESD 等级 - 商用
    4. 6.4  建议工作条件
    5. 6.5  功耗摘要
      1. 6.5.1 TMS320F2803x 在 60MHz SYSCLKOUT 下的电流消耗
      2. 6.5.2 减少电流消耗
      3. 6.5.3 流耗图（VREG 启用）
    6. 6.6  电气特性
    7. 6.7  热阻特性
      1. 6.7.1 PN 封装
      2. 6.7.2 PAG 封装
      3. 6.7.3 RSH 封装
    8. 6.8  散热设计注意事项
    9. 6.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 6.10 参数信息
      1. 6.10.1 时序参数符号
      2. 6.10.2 定时参数的通用注释
    11. 6.11 测试负载电路
    12. 6.12 电源时序
      1. 6.12.1 复位 (XRS) 时序要求
      2. 6.12.2 复位 (XRS) 开关特征
    13. 6.13 时钟规范
      1. 6.13.1 器件时钟表
        1. 6.13.1.1 2803x时钟表和命名规则（60MHz 器件）
        2. 6.13.1.2 器件计时要求/特性
        3. 6.13.1.3 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 6.13.2 时钟要求和特性
        1. 6.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 6.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 6.13.2.3 XCLKOUT 开关特性（旁路或启用 PLL）
    14. 6.14 闪存定时
      1. 6.14.1 T 温度材料的闪存/OTP 耐久性
      2. 6.14.2 S 温度材料的闪存/OTP 耐久性
      3. 6.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 6.14.5 闪存 / OTP 访问时序
      6. 6.14.6 闪存数据保持持续时间
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1  CPU
      2. 7.1.2  控制律加速器 (CLA)
      3. 7.1.3  内存总线（哈弗总线架构）
      4. 7.1.4  外设总线
      5. 7.1.5  实时 JTAG 和分析
      6. 7.1.6  闪存
      7. 7.1.7  M0，M1 SARAM
      8. 7.1.8  L0 SARAM，和 L1，L2，和 L3 DPSARAM
      9. 7.1.9  引导 ROM
        1. 7.1.9.1 仿真引导
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 引导加载器使用的外设引脚
      10. 7.1.10 安全
      11. 7.1.11 外设中断扩展 (PIE) 块
      12. 7.1.12 外部中断 (XINT1-XINT3)
      13. 7.1.13 内部零引脚振荡器、振荡器和 PLL
      14. 7.1.14 看门狗
      15. 7.1.15 外设时钟
      16. 7.1.16 低功耗模式
      17. 7.1.17 外设帧 0，1，2，3 (PFn)
      18. 7.1.18 通用输入/输出 (GPIO) 复用器
      19. 7.1.19 32 位 CPU 计时器 (0，1，2)
      20. 7.1.20 控制外设
      21. 7.1.21 串行端口外设
    2. 7.2 内存映射
    3. 7.3 寄存器映射
    4. 7.4 器件仿真寄存器
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 片载电压稳压器 (VREG)
        1. 7.5.1.1 使用片上 VREG
        2. 7.5.1.2 禁用片载 VREG
      2. 7.5.2 片上加电复位 (POR) 和欠压复位 (BOR) 电路
    6. 7.6 系统控制
      1. 7.6.1 内部零引脚振荡器
      2. 7.6.2 晶体振荡器选项
      3. 7.6.3 基于 PLL 的时钟模块
      4. 7.6.4 输入时钟的损耗（NMI 看门狗功能）
      5. 7.6.5 CPU 看门狗模块
    7. 7.7 低功耗模式块
    8. 7.8 中断
      1. 7.8.1 外部中断
        1. 7.8.1.1 外部中断电子数据/定时
          1. 7.8.1.1.1 外部中断时序要求
          2. 7.8.1.1.2 外部中断开关特性
    9. 7.9 外设
      1. 7.9.1  控制律加速器 (CLA) 概述
      2. 7.9.2  模拟模块
        1. 7.9.2.1 模数转换器 (ADC)
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 ADC 转换开始电子数据/定时
            1. 7.9.2.1.2.1 外部 ADC 转换启动开关特性
          3. 7.9.2.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 7.9.2.1.3.1 ADC 电气特性
            2. 7.9.2.1.3.2 ADC 电源模式
            3. 7.9.2.1.3.3 内部温度传感器
              1. 7.9.2.1.3.3.1 温度传感器系数
            4. 7.9.2.1.3.4 ADC 加电控制位时序
              1. 7.9.2.1.3.4.1 ADC 加电延迟
            5. 7.9.2.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 7.9.2.2 ADC 多路复用器
        3. 7.9.2.3 比较器块
          1. 7.9.2.3.1 片载比较器 / DAC 电子数据/定时
            1. 7.9.2.3.1.1 比较器/DAC 的电气特性
      3. 7.9.3  详细说明
      4. 7.9.4  串行外设接口 (SPI) 模块
        1. 7.9.4.1 SPI 主模式电气数据/时序
          1. 7.9.4.1.1 SPI 主模式外部时序（时钟相位 = 0）
          2. 7.9.4.1.2 SPI 主模式外部时序（时钟相位 = 1）
        2. 7.9.4.2 SPI 从模式电气数据/时序
          1. 7.9.4.2.1 SPI 从模式外部时序（时钟相位 = 0）
          2. 7.9.4.2.2 SPI 从模式外部时序（时钟相位 = 1）
      5. 7.9.5  串行通信接口 (SCI) 模块
      6. 7.9.6  本地互连网络 (LIN)
      7. 7.9.7  增强型控制器局域网 (eCAN) 模块
      8. 7.9.8  内部集成电路 (I2C)
        1. 7.9.8.1 I2C 电气数据/时序
          1. 7.9.8.1.1 I2C 时序要求
          2. 7.9.8.1.2 I2C 开关特征
      9. 7.9.9  增强型 PWM 模块 (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM 电气数据/时序
          1. 7.9.9.1.1 ePWM 时序要求
          2. 7.9.9.1.2 ePWM 开关特性
        2. 7.9.9.2 跳闸区输入时序
          1. 7.9.9.2.1 跳闸区域输入时序要求
      10. 7.9.10 高分辨率 PWM (HRPWM)
        1. 7.9.10.1 HRPWM 电气数据/时序
          1. 7.9.10.1.1 高分辨率 PWM 特性
      11. 7.9.11 增强型捕捉模块 (eCAP1)
        1. 7.9.11.1 eCAP 电气数据/时序
          1. 7.9.11.1.1 增强型捕捉 (eCAP) 时序要求
          2. 7.9.11.1.2 eCAP 开关特性
      12. 7.9.12 高分辨率捕捉 (HRCAP) 模块
        1. 7.9.12.1 HRCAP 电气数据/时序
          1. 7.9.12.1.1 高分辨率捕捉 (HRCAP) 时序要求
      13. 7.9.13 增强型正交编码器脉冲 (eQEP)
        1. 7.9.13.1 eQEP 电气数据/时序
          1. 7.9.13.1.1 增强型正交编码器脉冲 (eQEP) 时序要求
          2. 7.9.13.1.2 eQEP 开关特性
      14. 7.9.14 JTAG 端口
      15. 7.9.15 通用输入/输出 (GPIO) 多路复用器
        1. 7.9.15.1 GPIO 电气数据/时序
          1. 7.9.15.1.1 GPIO - 输出时序
            1. 7.9.15.1.1.1 通用输出开关特征
          2. 7.9.15.1.2 GPIO - 输入时序
            1. 7.9.15.1.2.1 通用输入时序要求
          3. 7.9.15.1.3 输入信号的采样窗口宽度
          4. 7.9.15.1.4 低功耗唤醒时序
            1. 7.9.15.1.4.1 空闲模式时序要求
            2. 7.9.15.1.4.2 空闲模式开关特性
            3. 7.9.15.1.4.3 待机模式时序要求
            4. 7.9.15.1.4.4 待机模式开关特征
            5. 7.9.15.1.4.5 停机模式时序要求
            6. 7.9.15.1.4.6 停机模式开关特征
  9. 8 应用、实施和布局
    1. 8.1 TI 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件和开发支持工具命名规则
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.9.1 控制律加速器 (CLA) 概述

控制律加速器通过添加并行处理来扩展 C28x CPU 的功能。CLA 处理的时间关键控制环路可实现低 ADC 采样输出延迟。因此，CLA 支持更快速的系统响应和可高频率的控制环路。将 CLA 用于时间关键任务可释放 CPU，同时执行其他系统和通信功能。以下是 CLA 主要特性列表。

  • 时钟速率与主 CPU 一致 (SYSCLKOUT)。
  • 一个独立的架构使得 CLA 能够独立于主 C28x CPU 之外执行算法。
    • 完整的总线架构：
      • 程序地址总线和程序数据总线
      • 数据地址总线、数据读取总线、和数据写入总线
    • 独立的 8 级流水线。
    • 12 位程序计数器 (MPC)
    • 4 个 32 位结果寄存器 (MR0-MR3)
    • 两个 16 位辅助寄存器（MAR0、MAR1）
    • 状态寄存器 (MSTF)
  • 指令集包括：
    • IEEE 单精度（32 位）浮点数学运算
    • 涉及并行载入或者存储的浮点数学
    • 涉及并行加法或者减法的浮点乘法
    • 1/X 和 1/sqrt(X) 估值
    • 数据类型转换。
    • 条件分支指令和调用
    • 数据载入/存储操作
  • CLA 程序代码能够包含多达 8 个任务或者中断处理例程。
    • 每一个任务的开始地址由 MVECT 寄存器指定。
    • 只要任务符合 CLA 内的程序内存空间，对任务大小就没有限制。
    • 每次处理并完成一个任务。无任务嵌套。
    • 任务完成时，在 PIE 内标志一个任务专用中断。
    • 当一个任务结束时，下一个具有最高优先级的等待任务自动开始。
  • 任务触发机制：
    • 借助于 IACK 指令的 C28x CPU
    • 任务 1 至任务 7：相应的 ADC 或 ePWM 模块中断。例如：
      • 任务 1：ADCINT1 或 EPWM1_INT
      • 任务 2：ADCINT2 或 EPWM2_INT
      • 任务 7：ADCINT7 或 EPWM7_INT
    • 任务 8：ADCINT8 或通过 CPU 计时器 0。
  • 内存和共用外设：
    • 两个专用消息 RAM 用于 CLA 和主 CPU 间的通信。
    • C28x CPU 能够将 CLA 程序和数据内存映射到主 CPU 空间或者 CLA 空间。
    • CLA 可直接访问 ADC 结果寄存器、比较器寄存器、和 ePWM+HRPWM 寄存器。

有关 CLA 的更多信息，请参阅 TMS320F2803x 实时微控制器技术参考手册 中的“控制律加速器”一章。

GUID-61E0454D-DF1C-41E5-9160-C63335D6BD6C-low.gif图 7-15 CLA 方框图
表 7-22 CLA 控制寄存器
寄存器名称CLA1
地址		大小 (x 16)受 EALLOW
保护		说明(1)
MVECT10x14001是CLA 中断/任务 1 起始地址
MVECT20x14011是CLA 中断/任务 2 起始地址
MVECT30x14021是CLA 中断/任务 3 起始地址
MVECT40x14031是CLA 中断/任务 4 起始地址
MVECT50x14041是CLA 中断/任务 5 起始地址
MVECT60x14051是CLA 中断/任务 6 起始地址
MVECT70x14061是CLA 中断/任务 7 起始地址
MVECT80x14071是CLA 中断/任务 8 起始地址
MCTL0x14101是CLA 控制寄存器
MMEMCFG0x14111是CLA 内存配置寄存器
MPISRCSEL10x14142是外设中断源选择寄存器 1
MIFR0x14201是中断标志寄存器
MIOVF0x14211是中断溢出寄存器
MIFRC0x14221是中断强制寄存器
MICLR0x14231是中断清除寄存器
MICLROVF0x14241是中断溢出清除寄存器
MIER0x14251是中断使能寄存器
MIRUN0x14261是中断 RUN（运行）寄存器
MIPCTL0x14271是中断优先级控制寄存器
MPC(2)0x14281-CLA 程序计数器
MAR0(2)0x142A1-CLA 辅助寄存器 0
MAR1(2)0x142B1-CLA 辅助寄存器 1
MSTF(2)0x142E2-CLA STF 寄存器
MR0(2)0x14302-CLA R0H 寄存器
MR1(2)0x14342-CLA R1H 寄存器
MR2(2)0x14382-CLA R2H 寄存器
MR3(2)0x143C2-CLA R3H 寄存器
(1) 这个表中的所有寄存器都受 CSM 保护。
(2) 主 C28x CPU 对于这些寄存器只有用于调试目的的只读权限。主 CPU 不能执行到这个寄存器的 CPU 或者调试器写入。
表 7-23 CLA 消息 RAM
地址范围大小 (x 16)说明
0x1480-0x14FF128CLA 到 CPU 消息 RAM
0x1500-0x157F128CPU 到 CLA 消息 RAM