ZHDS480A October   2020  – October 2026 SN74HCS367

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 开关特性
    7. 5.7 工作特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 三态输出
      2. 7.3.2 CMOS 施密特触发输入
      3. 7.3.3 钳位二极管结构
      4. 7.3.4 可润湿侧翼
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1 概述

SN74HCS367 包含六个具有施密特触发输入和三态输出的独立高速 CMOS 缓冲器。

每个缓冲器均可执行布尔逻辑函数 xYn = xAn，其中 x 为存储体编号，n 为通道编号。

第一组包含四个缓冲区，第二组包含两个缓冲区。

每个输出使能 (xOE) 控制一组缓冲器。当 xOE 引脚处于低电平状态时，存储体 x 中所有缓冲器的输出将被启用。当 xOE 引脚处于高电平状态时，存储体 x 中所有缓冲器的输出将被禁用。所有被禁用的输出将置于高阻抗状态。

为了确保在加电或断电期间处于高阻抗状态，两个 xOE 引脚应通过一个上拉电阻器连接至 VCC。电阻值由驱动器的灌电流能力和电气特性 表中定义的引脚漏电流决定。通常，10kΩ 电阻器便已足够。