ZHCSDD1A July   2014  – December 2015 SN65DSI86-Q1

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明 （续）
  6. 6 Pin Configuration and Functions
  7. 7 Specifications
    1. 7.1 Absolute Maximum Ratings
    2. 7.2 Handling Ratings
    3. 7.3 Recommended Operating Conditions
    4. 7.4 Thermal Information
    5. 7.5 Electrical Characteristics
    6. 7.6 Timing Requirements
    7. 7.7 Switching Characteristics
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1 MIPI Dual DSI Interface
      2. 8.3.2 Embedded DisplayPort Interface
      3. 8.3.3 General-Purpose Input and Outputs
        1. 8.3.3.1 GPIO REFCLK and DSIA Clock Selection
        2. 8.3.3.2 Suspend Mode
        3. 8.3.3.3 Pulse Width Modulation (PWM)
    4. 8.4 Device Functional Modes
      1. 8.4.1 Reset Implementation
      2. 8.4.2 Power-Up Sequence
      3. 8.4.3 Power Down Sequence
      4. 8.4.4 Display Serial Interface (DSI)
        1. 8.4.4.1 DSI Lane Merging
        2. 8.4.4.2 DSI Supported Data Types
        3. 8.4.4.3 Generic Request Datatypes
          1. 8.4.4.3.1 Generic Read Request 2-Parameters Request
          2. 8.4.4.3.2 Generic Short Write 2-Parameters Request
          3. 8.4.4.3.3 Generic Long Write Packet Request
        4. 8.4.4.4 DSI Pixel Stream Packets
        5. 8.4.4.5 DSI Video Transmission Specifications
        6. 8.4.4.6 Video Format Parameters
        7. 8.4.4.7 GPU LP-TX Clock Requirements
      5. 8.4.5 DisplayPort
        1. 8.4.5.1  HPD (Hot Plug/Unplug Detection)
        2. 8.4.5.2  AUX_CH
          1. 8.4.5.2.1 Native Aux Transactions
        3. 8.4.5.3  I2C-Over-AUX
          1. 8.4.5.3.1 Direct Method (Clock Stretching)
          2. 8.4.5.3.2 Indirect Method (CFR Read/Write)
        4. 8.4.5.4  DisplayPort PLL
        5. 8.4.5.5  DP Output VOD and Pre-emphasis Settings
        6. 8.4.5.6  DP Main Link Configurability
        7. 8.4.5.7  DP Main Link Training
          1. 8.4.5.7.1 Manual Link Training
          2. 8.4.5.7.2 Fast Link Training
          3. 8.4.5.7.3 Semi-Auto Link Training
          4. 8.4.5.7.4 Redriver Semi-Auto Link Training
        8. 8.4.5.8  Panel Size vs DP Configuration
        9. 8.4.5.9  Panel Self Refresh (PSR)
        10. 8.4.5.10 Secondary Data Packet (SDP)
        11. 8.4.5.11 Color Bar Generator
        12. 8.4.5.12 DP Pattern
          1. 8.4.5.12.1 HBR2 Compliance Eye
          2. 8.4.5.12.2 80-Bit Custom Pattern
        13. 8.4.5.13 BPP Conversion
    5. 8.5 Programming
      1. 8.5.1 Local I2C Interface Overview
    6. 8.6 Register Map
      1. 8.6.1 Standard CFR Registers (PAGE 0)
  9. 9 Application and Implementation
    1. 9.1 Application Information
    2. 9.2 Typical Application
      1. 9.2.1 1080p (1920x1080 60 Hz) Panel
        1. 9.2.1.1 Design Requirements
        2. 9.2.1.2 Detailed Design Procedure
          1. 9.2.1.2.1 eDP Design Procedure
          2. 9.2.1.2.2 DSI Design Procedure
          3. 9.2.1.2.3 Example Script
        3. 9.2.1.3 Application Curve
  10. 10Power Supply Recommendations
    1. 10.1 VCC Power Supply
    2. 10.2 VCCA Power supply
    3. 10.3 VPLL and VCCIO Power Supplies
  11. 11Layout
    1. 11.1 Layout Guidelines
      1. 11.1.1 DSI Guidelines
      2. 11.1.2 eDP Guidelines
      3. 11.1.3 Ground
    2. 11.2 Layout Example
  12. 12器件和文档支持
    1. 12.1 文档支持
      1. 12.1.1 相关文档　
    2. 12.2 社区资源
    3. 12.3 商标
    4. 12.4 静电放电警告
    5. 12.5 Glossary
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 符合嵌入式 DisplayPort™(eDP™) 1.4 标准，支持 1 条、2 条或 4 条信道在 1.62Gbps (RBR)、2.16Gbps、2.43Gbps、2.7Gbps (HBR)、3.24Gbps、4.32Gbps 或 5.4Gbps (HBR2) 速率下运行。
  • 实现 MIPI®D-PHY 版本 1.1 物理层前端和显示串行接口 (DSI) 版本 1.02.00
  • 双通道 DSI 接收器在每个通道上可针对 1 条，2 条，3 条或 4 条 D-PHY 数据信道进行配置，每信道的运行速率高达 1.5Gbps
  • 支持 RGB666 和 RGB888 格式的 18bpp 与 24bpp DSI 视频流
  • 适合 60fps 4K 4096 × 2304 分辨率（18bpp 颜色），以及 60fps WUXGA 1920 × 1200 分辨率 和 3D 图形显示（120fps 等效）
  • MIPI 前端可配置为单通道或双通道 DSI 配置
  • 支持双通道 DSI 奇校验、偶校验、左移位和右移位操作模式
  • 1.2V VCC 主电源，1.8V 电源用于数字 I/O
  • 低功耗 特性 包括面板刷新和 MIPI 超低功耗状态 (ULPS) 支持
  • DisplayPort 信道极性和分配均可配置。
  • 通过外部基准时钟 (REFCLK) 支持 12MHz、19.2MHz、26MHz、27MHz 和 38.4MHz 等频率
  • ESD 额定值 ±2 kV (HBM)
  • 采用 64 引脚 HTQFP (PAP) 封装
  • 温度范围：-40°C 至 +85°C

2 应用

  • 平板电脑、笔记本、上网本
  • 移动互联网设备/汽车信息娱乐系统

3 说明

SN65DSI86-Q1 DSI 转嵌入式显示端口 (eDP) 桥接器 特有 一个双通道 MIPI D-PHY 接收器前端配置，此配置中在每个通道上具有 4 条信道，每条信道的运行速率为 1.5Gbps，最大输入带宽为 12Gbps。该桥接器可解码 MIPI DSI 18bpp RGB666 和 24bpp RGB888 视频流，并将格式化视频数据流转换到具有多达四条信道的 DisplayPort，每条信道的运行速率为 1.62Gbps、2.16 Gbps、2.43 Gbps、2.7Gbps、3.24Gbps、4.32Gbps 或 5.4Gbps。

SN65DSI86-Q1 非常适用于每秒 60 帧的 WQXGA，以及等效 120fps（高达 24bpp）的 4K 3D 图形和全高清 (HD) (1920x1080) 分辨率。执行了部分线路缓冲以适应 DSI 与 DisplayPort 接口间的数据流不匹配。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
SN65DSI86-Q1 HTQFP (64) 10mm x 10mm
  1. 要了解所有可用封装，请参见数据表末尾的封装选项附录。
SN65DSI86-Q1 FP_pictorial_SLLSEH2.gif

4 修订历史记录

Changes from * Revision (July 2014) to A Revision

  • Changed Description for ADDRESS 0x5A BIT(S) 1:0 from 'Reserved' to 'ASSR_CONTROL' with Bit assignments of 00, 01, 10, and 11 in Table 23.Go
  • Added Table 33 in Standard CFR Registers Go