ZHCSD30 November   2014 CDCL1810A

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 简化电路原理图
  5. 5 修订历史记录
  6. 6 Device Comparison Tables
  7. 7 Pin Configuration and Functions
  8. 8 Specifications
    1. 8.1 Absolute Maximum Ratings
    2. 8.2 Handling Ratings
    3. 8.3 Recommended Operating Conditions
    4. 8.4 Thermal Information
    5. 8.5 DC Electrical Characteristics
    6. 8.6 AC Electrical Characteristics
    7. 8.7 AC Electrical Characteristics for the SDA/SCL Interface
    8. 8.8 Typical Characteristics
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 Output Enable/Disable
      2. 9.3.2 SDA/SCL Interface
        1. 9.3.2.1 SDA/SCL Bus Slave Device Address
        2. 9.3.2.2 SDA/SCL Connections Recommendations
    4. 9.4 Device Functional Modes
    5. 9.5 Programming
      1. 9.5.1 SDA/SCL Interface
      2. 9.5.2 Command Code Definition
      3. 9.5.3 SDA/SCL Timing Characteristics
      4. 9.5.4 SDA/SCL Programming Sequence
    6. 9.6 Register Maps
      1. 9.6.1 SDA/SCL Bus Configuration Command Bitmap
        1. 9.6.1.1 Byte 0:
        2. 9.6.1.2 Byte 1:
        3. 9.6.1.3 Byte 2:
        4. 9.6.1.4 Byte 3:
        5. 9.6.1.5 Byte 4:
        6. 9.6.1.6 Byte 5:
        7. 9.6.1.7 Byte 6:
  10. 10Application and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Clock Distribution for Multiple TI Keystone DSPs
        1. 10.1.1.1 Design Requirements
        2. 10.1.1.2 Detailed Design Procedure
        3. 10.1.1.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13器件和文档支持
    1. 13.1 商标
    2. 13.2 静电放电警告
    3. 13.3 术语表
  14. 14机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 1.8V 单电源
  • 具有 10 输出的高性能时钟分配器
  • 低输入输出附加抖动：低至 10fs 均方根 (RMS)
  • 低压差分信令 (LVDS) 输入，100Ω 差分片上端接，频率高达 650MHz
  • 差分电流模式逻辑 (CML) 输出、50Ω 单端片上端接、频率高达 650MHz
  • 两组输出，每组有 5 个且均具有独立的频分比
  • 输出频率可采用 1、2、4、5、8、10、16、20、32、40 和 80 频分比
  • 符合 ANSI TIA/EIA-644-A-2001 LVDS 标准要求
  • 功耗：410mW（典型值）
  • 针对每个输出的输出使能控制
  • 串行数据/串行时钟 (SDA/SCL) 器件管理接口
  • 48 引脚超薄四方扁平无引线 (VQFN) (RGZ) 封装
  • 工业温度范围：-40°C 至 +85°C

2 应用

  • 针对高速串行解串器 (SERDES) 的时钟分配
  • 针对 1G/10G 以太网、1X/2X/4X/10X 光纤通道、PCI Express、串行 ATA、同步光纤网 (SONET)、通用公共无线接口 (CPRI) 和开放式基站架构联盟 (OBSAI) 等的 SERDES 基准时钟分配
  • 多达 1 到 10 的时钟缓冲和扇出

3 说明

CDCL1810A 是一款高性能时钟分配器。 可编程分频器（P0 和 P1）为输出输入频率比的设置提供了较高的灵活性：FOUT = FIN/P，其中 P（P0 或 P1）= 1、2、4、5、8、10、16、20、32、40、80。

CDCL1810A 支持 1 个差分 LVDS 时钟输入以及总共 10 个差分 CML 输出。 CML 输出为交流耦合时，可兼容 LVDS 接收器。

在认真遵守输入电压摆幅和共模电压限制的情况下，CDCL1810A 可支持引脚配置和功能中概述的单端时钟输入。

所有器件设置均可通过两线制串口 SDA/SCL 进行编程。 该串口只能承受 1.8V 电压。

此器件在 1.8V 电源供电环境下运行，额定工作温度范围为 –40°C 至 +85°C。 CDCL1810A 采用 48 引脚 QFN (RGZ) 封装。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
CDCL1810A VQFN (48) 7.00mm x 7.00mm
  1. 如需了解所有可用封装，请见数据表末尾的可订购产品附录。

4 简化电路原理图

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