ZHCSX71 October 2024 ADC3908D025 , ADC3908D065 , ADC3908D125 , ADC3908S025 , ADC3908S065 , ADC3908S125
PRODUCTION DATA
| 引脚 | 类型 | 说明 | |
|---|---|---|---|
| 名称 | 编号 | ||
| 输入或基准 | |||
| INAP | 10 | I | 正模拟输入,通道 A |
| INAM | 11 | I | 负模拟输入,通道 A |
| INBP/NC | 14 | I | 正模拟输入,通道 B(单通道器件上为 NC) |
| INBM/NC | 15 | I | 负模拟输入,通道 B(单通道器件上为 NC) |
| VCM | 7 | O | 用于模拟输入的共模电压输出,1.25V |
| 时钟 | |||
| CLK | 8 | I | ADC 的采样时钟输入 |
| 配置 | |||
| 复位 | 9 | I | 硬件复位。高电平有效。该引脚具有内部 60kΩ 下拉电阻器。 |
| M0 | 16 | I | 默认,内部 40kΩ 下拉电阻器。 对于双通道器件,连接到 GND;对于单通道器件,连接到 AVDD。 该引脚用于配置默认运行条件。接口配置表 |
| M1 | 18 | I | 默认,内部 40kΩ 下拉电阻器。 该引脚用于配置默认运行条件。接口配置表 |
| M2 | 19 | I | 默认,内部 40kΩ 下拉电阻器。 该引脚用于配置默认运行条件。接口配置表 |
| 数字接口 | |||
| D0 | 32 | O | 并行 CMOS 数字通道输出数据。 |
| D1 | 31 | O | |
| D2 | 26 | O | |
| D3 | 25 | O | |
| D4 | 24 | O | |
| D5 | 23 | O | |
| D6 | 22 | O | |
| D7 | 21 | O | |
| DCLK | 30 | O | 用于数据位时钟的 CMOS 输出。 |
| DCLK | 29 | O | CMOS 输出数据的反向数据位时钟。 |
| PDN | 6 | I | 默认,该引脚具有 60kΩ 下拉电阻器。当 PDN 拉至高电平时,器件处于断电状态。 |
| 电源 | |||
| AVDD | 12、13 | I | 模拟 1.8V 电源 |
| GND | PowerPAD™ | I | 模拟地,0V |
| IOVDD | 27 | I | 用于数字接口的 1.8V 电源 |
| DGND | 5、28 | I | 地,0V,用于数字接口 |
| 其他 | |||
| NC | 1、2、3、4、5、17、20 | - | 无连接。接地。 |