ZHCSTG5A October   2023  – February 2025 ADC12QJ1600-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性：直流规格
    6. 5.6  电气特性：功耗
    7. 5.7  电气特性：AC 规范
    8. 5.8  开关特性
    9. 5.9  时序要求
    10. 5.10 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 模拟输入保护
        2. 6.3.1.2 满量程电压 (VFS) 调整
        3. 6.3.1.3 模拟输入失调电压调整
        4. 6.3.1.4 ADC 内核
          1. 6.3.1.4.1 ADC 工作原理
          2. 6.3.1.4.2 ADC 内核校准
          3. 6.3.1.4.3 模拟基准电压
          4. 6.3.1.4.4 ADC 超范围检测
          5. 6.3.1.4.5 误码率 (CER)
      2. 6.3.2 温度监测二极管
      3. 6.3.3 时间戳
      4. 6.3.4 时钟
        1. 6.3.4.1 转换器 PLL (C-PLL)，用于采样时钟生成
        2. 6.3.4.2 LVDS 时钟输出（PLLREFO±、TRIGOUT±）
        3. 6.3.4.3 可选 CMOS 时钟输出（ORC、ORD）
        4. 6.3.4.4 用于 JESD204C 子类 1 确定性延迟的 SYSREF
          1. 6.3.4.4.1 用于多器件同步和确定性延迟的 SYSREF 采集
          2. 6.3.4.4.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      5. 6.3.5 JESD204C 接口
        1. 6.3.5.1  传输层
        2. 6.3.5.2  扰频器
        3. 6.3.5.3  链路层
        4. 6.3.5.4  8B 或 10B 链路层
          1. 6.3.5.4.1 数据编码（8B 或 10B）
          2. 6.3.5.4.2 多帧和本地多帧时钟 (LMFC)
          3. 6.3.5.4.3 代码组同步 (CGS)
          4. 6.3.5.4.4 初始通道对齐序列 (ILAS)
          5. 6.3.5.4.5 帧和多帧监控
        5. 6.3.5.5  64B 或 66B 链路层
          1. 6.3.5.5.1 64B 或 66B 编码
          2. 6.3.5.5.2 多块、扩展多块和本地扩展多块时钟 (LEMC)
            1. 6.3.5.5.2.1 使用同步报头的模块、多块和扩展多块对齐
              1. 6.3.5.5.2.1.1 循环冗余校验 (CRC) 模式
              2. 6.3.5.5.2.1.2 正向纠错 (FEC) 模式
          3. 6.3.5.5.3 初始通道对齐
          4. 6.3.5.5.4 模块、多块和扩展多块对齐监控
        6. 6.3.5.6  物理层
          1. 6.3.5.6.1 串行器/解串器预加重功能
        7. 6.3.5.7  JESD204C 启用
        8. 6.3.5.8  多器件同步和确定性延迟
        9. 6.3.5.9  在子类 0 系统中运行
        10. 6.3.5.10 报警监控
          1. 6.3.5.10.1 时钟翻转检测
          2. 6.3.5.10.2 FIFO 翻转检测
    4. 6.4 器件功能模式
      1. 6.4.1 低功耗模式和高性能模式
      2. 6.4.2 JESD204C 模式
        1. 6.4.2.1 JESD204C 传输层数据格式
        2. 6.4.2.2 64B 或 66B 同步标头流配置
        3. 6.4.2.3 冗余数据模式（备选信道）
      3. 6.4.3 断电模式
      4. 6.4.4 测试模式
        1. 6.4.4.1 串行器测试模式详细信息
        2. 6.4.4.2 PRBS 测试模式
        3. 6.4.4.3 时钟图形模式
        4. 6.4.4.4 斜坡测试模式
        5. 6.4.4.5 近程和远程传输测试模式
          1. 6.4.4.5.1 近程传输测试模式
        6. 6.4.4.6 D21.5 测试模式
        7. 6.4.4.7 K28.5 测试模式
        8. 6.4.4.8 重复 ILA 测试模式
        9. 6.4.4.9 修改的 RPAT 测试模式
      5. 6.4.5 校准模式和修整
        1. 6.4.5.1 前台校准模式
        2. 6.4.5.2 后台校准模式
        3. 6.4.5.3 低功耗后台校准 (LPBG) 模式
      6. 6.4.6 偏移校准
      7. 6.4.7 修整
    5. 6.5 编程
      1. 6.5.1 使用串行接口
      2. 6.5.2 SCS
      3. 6.5.3 SCLK
      4. 6.5.4 SDI
      5. 6.5.5 SDO
      6. 6.5.6 流模式
      7. 6.5.7 SPI_Register_Map 寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 激光雷达 (LiDAR) 数字转换器
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 模拟前端要求
          2. 7.2.1.2.2 计算时钟和串行器/解串器频率
        3. 7.2.1.3 应用曲线
    3. 7.3 初始化设置
    4. 7.4 电源相关建议
      1. 7.4.1 电源时序
    5. 7.5 布局
      1. 7.5.1 布局指南
      2. 7.5.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALR|144
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

图 4-1 四通道 ALR 封装、144 焊球倒装芯片 BGA
（顶视图）
表 4-1 引脚功能
引脚 类型 说明
编号 名称
A1、A4、A5、A8、B1、B2、B3、B4、B5、B6、B7、B8、C2、C5、C6、D2、D3、E1、E2、E4、E7、F4、F7、G4、G7、H1、H2、H4、H7、J2、K2、L1、L2、L3、L4、L5、L6、L7、L8、M1、M4、M5、M8 AGND — 模拟电源接地。将 AGND、PGND、SE_GND 和 DGND 连接到电路板上的公共接地层 (GND)。
C3 BG O 带隙电压输出。如建议运行条件表中所指定，该引脚只能提供小电流并驱动有限的电容负载。该引脚可以在不使用时保持断开。
B9 CALSTAT O 前台校准状态输出或器件警报输出。功能通过 CAL_STATUS_SEL进行编程。该引脚可以在不使用时保持断开。
A9 CALTRIG I 前台校准触发器输入。只有在 CAL_TRIG_EN中选择硬件校准触发时才使用此引脚，否则将使用 CAL_SOFT_TRIG 执行软件触发。不使用时将此引脚连接到 GND。
G1 CLK– I 器件（采样）时钟负输入或差分 PLL 基准时钟负输入。TI 强烈建议使用交流耦合以获得最佳性能。如果 SE_CLK 用于应用基准时钟，则可以使该引脚保持断开状态。
F1 CLK+ I 器件（采样）时钟正输入或差分 PLL 基准时钟负输入。强烈建议将时钟信号交流耦合至这个输入以获得最佳性能。该差分输入具有内部 100Ω 差分终端，并且只要将 DEVCLK_LVPECL_EN 设置为 0，该差分输入就会自偏置为理想输入共模电压。如果在使用 PLL 时将 SE_CLK 用于应用基准时钟，则可以使该引脚保持断开状态。
C7 CLKCFG0 I 当使用 C-PLL（PLL_EN 设置为高电平）时，可以使用 CLKCFG0 和 CLKCFG1 在 ORC 和 ORD 中启用额外的时钟输出。不使用时将此引脚接地。
D7 CLKCFG1 I 当使用 C-PLL（PLL_EN 设置为高电平）时，可以使用 CLKCFG0 和 CLKCFG1 在 ORC 和 ORD 中启用额外的时钟输出。不使用时将此引脚接地。
K12 D0– O 用于通道 0 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
J12 D0+ O 用于通道 0 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
H12 D1– O 用于通道 1 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
G12 D1+ O 用于通道 1 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
F12 D2– O 用于通道 2 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
E12 D2+ O 用于通道 2 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
D12 D3– O 用于通道 3 的高速串行化数据输出，负连接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
C12 D3+ O 用于通道 3 的高速串行化数据输出，正连接。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
K11 D4- O 用于通道 4 的高速串行化数据输出，负连接。不可用于单通道器件。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
J11 D4+ O 用于通道 4 的高速串行化数据输出，正连接。不可用于单通道器件。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
H11 D5- O 用于通道 5 的高速串行化数据输出，负连接。不可用于单通道器件。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
G11 D5+ O 用于通道 5 的高速串行化数据输出，正连接。不可用于单通道器件。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
F11 D6- O 用于通道 6 的高速串行化数据输出，负连接。不可用于单通道器件。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
E11 D6+ O 用于通道 6 的高速串行化数据输出，正连接。不可用于单通道器件。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
D11 D7- O 用于通道 7 的高速串行化数据输出，负连接。不可用于单通道器件。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
C11 D7+ O 用于通道 7 的高速串行化数据输出，正连接。不可用于单通道器件。该差分输出必须采用交流耦合，并且必须始终在接收器上使用 100Ω 差分终端进行端接。该引脚可以在不使用时保持断开，或使用 0Ω 至 1MΩ 电阻器将其连接至介于 GND (0V) 和 VD11 (1.1V) 之间的任何电压电平。
A11、A12、B11、B12、C10、F10、G10、K10、L9、L11、L12、M11、M12 DGND — 数字电源接地。将 AGND、PGND、SE_GND 和 DGND 连接到电路板上的公共接地层 (GND)。
A3 INA- I 四通道、双通道和单通道器件的通道 A 模拟输入负连接。有关详细说明，请参阅 INA+。该输入通过 50Ω 终端电阻器端接至 VA11。该引脚可以在不使用时保持断开。
A2 INA+ I 四通道、双通道和单通道器件的通道 A 模拟输入正连接。差分满量程输入电压由 FS_RANGE 寄存器确定（请参阅满量程电压 (VFS) 调整部分）。该输入通过 50Ω 终端电阻器端接至 VA11。输入共模电压在内部自偏置到 VA11（标称值为 1.1V），必须遵循建议运行条件表中的建议。如果不需要直流信号，可将此输入交流耦合到电源。如果需要直流信号，则必须使用直流耦合全差分驱动放大器，并将其输出共模电压设置为 VA11 电源电压。该引脚可以在不使用时保持断开。
A7 INB– I 四通道和双通道器件的通道 B 模拟输入负连接。对于单通道器件，不可连接。有关详细说明，请参阅 INB+。该输入通过 50Ω 终端电阻器端接至 VA11。该引脚可以在不使用时保持断开。
A6 INB+ I 四通道和双通道器件的通道 B 模拟输入正连接。对于单通道器件，不可连接。差分满量程输入电压由 FS_RANGE 寄存器确定（请参阅满量程电压 (VFS) 调整部分）。该输入通过 50Ω 终端电阻器端接至 VA11。输入共模电压在内部自偏置到 VA11（标称值为 1.1V），必须遵循建议运行条件表中的建议。如果不需要直流信号，可将此输入交流耦合到电源。如果需要直流信号，则必须使用直流耦合全差分驱动放大器，并将其输出共模电压设置为 VA11 电源电压。该引脚可以在不使用时保持断开。
M7 INC– I 四通道器件的通道 C 模拟输入负连接。对于单通道和双通道器件，不可连接。有关详细说明，请参阅 INC+。该输入通过 50Ω 终端电阻器端接至 VA11。该引脚可以在不使用时保持断开。
M6 INC+ I 四通道器件的通道 C 模拟输入正连接。对于单通道和双通道器件，不可连接。差分满量程输入电压由 FS_RANGE 寄存器确定（请参阅满量程电压 (VFS) 调整部分）。该输入通过 50Ω 终端电阻器端接至 VA11。输入共模电压在内部自偏置到 VA11（标称值为 1.1V），必须遵循建议运行条件表中的建议。如果不需要直流信号，可将此输入交流耦合到电源。如果需要直流信号，则必须使用直流耦合全差分驱动放大器，并将其输出共模电压设置为 VA11 电源电压。该引脚可以在不使用时保持断开。
M3 IND– I 四通道器件的通道 D 模拟输入负连接。对于单通道和双通道器件，不可连接。有关详细说明，请参阅 IND+。该输入通过 50Ω 终端电阻器端接至 VA11。该引脚可以在不使用时保持断开。
M2 IND+ I 四通道器件的通道 D 模拟输入正连接。对于单通道和双通道器件，不可连接。差分满量程输入电压由 FS_RANGE 寄存器确定（请参阅满量程电压 (VFS) 调整部分）。该输入通过 50Ω 终端电阻器端接至 VA11。输入共模电压在内部自偏置到 VA11（标称值为 1.1 V），必须遵循建议运行条件表中的建议。如果不需要直流信号，可将此输入交流耦合到电源。如果需要直流信号，则必须使用直流耦合全差分驱动放大器，并将其输出共模电压设置为 VA11 电源电压。该引脚可以在不使用时保持断开。
C9 ORA O 通道 A 的快速超范围检测状态输出。当通道 A 的模拟输入超过 OVR_T 中编程的阈值时，该状态指示器会变为高电平。最小脉冲持续时间由 OVR_N 设置。有关更多信息，请参阅 ADC 超范围检测部分。该引脚可以在不使用时保持断开。
D9 ORB O 通道 B 的快速超范围检测状态输出。仅用于四通道和双通道器件。对于单通道器件，不可连接。当通道 B 的模拟输入超过 OVR_T 中编程的阈值时，此状态指示器变为高电平。最小脉冲持续时间由 OVR_N 设置。有关更多信息，请参阅 ADC 超范围检测部分。该引脚可以在不使用时保持断开。
E9 ORC O 通道 C 的快速超范围检测状态输出或额外的时钟输出。快速超范围检测功能仅适用于四通道器件。当通道 C 的模拟输入超过 OVR_T 中编程的阈值时，此状态指示器变为高电平。最小脉冲持续时间由 OVR_N 设置。有关更多信息，请参阅 ADC 超范围检测部分。通过 CLKCFG[1:0] 或 SPI 寄存器配置启用时以及 PLL_EN 为高电平时，该引脚也可用作额外的时钟输出 (DIVREF_C)。当 CLKCFG0 和 CLKCFG1 均设置为低电平（或通过 SPI 禁用）时，ORC 输出用于输出 ADC 通道 C 的超范围信号。可将 ORC 编程为 PLLREFO 的副本 (CLKCFG[1:0] = 0x1) 或 PLLREFO 的 2 分频 (CLKCFG[1:0] = 0x2) 或 4 分频 (CLKCFG[1:0] = 0x3) 的副本。如果 PLL_EN 设置为高电平、PD 设置为低电平且 CLKCFG[1:0] 进行了适当配置，则 ORC 上的时钟在器件上电时可用。该引脚可以在不使用时保持断开。
F9 ORD O 通道 D 的快速超范围检测状态输出或额外的时钟输出。快速超范围检测功能仅适用于四通道器件。当通道 D 的模拟输入超过 OVR_T 中编程的阈值时，此状态指示器变为高电平。最小脉冲持续时间由 OVR_N 设置。有关更多信息，请参阅 ADC 超范围检测部分。通过 CLKCFG[1:0] 或 SPI 寄存器配置启用时以及 PLL_EN 为高电平时，该引脚也可用作额外的时钟输出 (DIVREF_D)。当 CLKCFG0 和 CLKCFG1 均设置为低电平（或通过 SPI 禁用）时，ORD 输出用于输出 ADC 通道 D 的超范围信号。当设置任何一个或两个 CLKCFG[1:0] 时，可将 ORD 编程为 PLLREFO 的副本。如果 PLL_EN 设置为高电平且 PD 保持低电平，则其在启动时可用。当通过 SPI 寄存器覆盖时，可将 ORD 设置为 PLLREFO 的 2 分频或 4 分频副本。ORD 的时钟输出仅在 ORC 也有时钟输出时才可用。如果只需要一个时钟，则使用 ORC。该引脚可以在不使用时保持断开。
M9 PD I CMOS 输入，用于关闭器件电源以节省功耗或校准温度二极管。将 PD 设置为高电平会禁用 PLLREFO 以及 ORC 和 ORD 时钟输出，因此如果这些时钟对于系统运行至关重要，则不应使用该引脚。不使用时将此引脚连接到 GND。
J3、K5 PGND — PLL 电源接地。将 AGND、PGND、SE_GND 和 DGND 连接到电路板上的公共接地层 (GND)。
D8 PLL_EN I CMOS 输入，用于启用内部 PLL 以采样时钟的生成（如果设置为高电平）或禁用并绕过 PLL（如果设置为低电平）。不使用 PLL 时将此引脚连接到 GND。
C8 PLLREF_SE I CMOS 输入，设置为高电平时用于选择单端 PLL 基准时钟输入 (SE_CLK)，设置为低电平时用于选择差分时钟输入 (CLK±)。如果禁用 PLL，采样时钟只能使用 CLK±。如果未使用 PLL 或 CLK± 被用作基准时钟输入，则应将此引脚连接至 GND。
K7 PLLREFO– O 负 LVDS PLL 基准时钟输出。该时钟通过所选的 PLL 基准时钟输入（CLK± 或 SE_CLK）重复。当 PLL_EN 设置为高电平且 PD 保持低电平时，其在器件上电时可为其他器件提供时钟。该引脚可以在不使用时保持断开。
J7 PLLREFO+ O 正 LVDS PLL 基准时钟输出。该时钟通过所选的 PLL 基准时钟输入（CLK± 或 SE_CLK）重复。当 PLL_EN 设置为高电平且 PD 保持低电平时，其在器件上电时可为其他器件提供时钟。该引脚可以在不使用时保持断开。
F8 SCLK I 串行接口时钟。此引脚用作串行接口时钟输入，可为串行编程数据输入和输出提供时钟。使用串行接口部分更详细地介绍了串行接口。支持 1.1V 至 1.9V CMOS 电平。
E8 SCS I 串行接口芯片选择低电平有效输入。使用串行接口部分更详细地介绍了串行接口。支持 1.1V 至 1.9V CMOS 电平。该引脚到 VD11 有一个 82kΩ 上拉电阻器。
G8 SDI I 串口数据输入。使用串行接口部分更详细地介绍了串行接口。支持 1.1V 至 1.9V CMOS 电平。
G9 SDO O 串行接口数据输出。使用串行接口部分更详细地介绍了串行接口。该引脚在器件正常运行期间处于高阻抗状态。在串行接口读取操作期间，该引脚输出 1.9V CMOS 电平。该引脚可以在不使用时保持断开。
F2 SE_CLK I 单端 PLL 基准时钟输入。当 PLL_EN 和 PLLREF_SE 保持高电平时，选择此输入。当 PLLREF_SE 设置为低电平时，CLK± 用作差分 PLL 基准输入。该引脚可以在不使用时连接到 GND。
G2 SE_GND — 单端 PLL 基准时钟输入的接地基准。将 AGND、PGND、SE_GND 和 DGND 连接到电路板上的公共接地层 (GND)。
C4 SYNCSE I 单端 JESD204C SYNC 信号。此输入为低电平有效输入，当 SYNC_SEL 设置为 0 时，用于在 8B/10B 模式中初始化 JESD204C 串行链路。64B/66B 模式不使用 SYNC 信号。当在 8B/10B 模式中切换为低电平时，此输入会启动代码组同步（请参阅代码组同步 (CGS) 部分）。代码组同步后，必须将此输入切换为高电平以启动初始通道对齐序列（请参阅初始通道对齐序列 (ILAS) 部分）。如果 TMSTP± 或 JSYNC_N 用作 JESD204C SYNC 信号或用于 64B/66B 编码 JESD204C 模式，请将此引脚接地。
K1 SYSREF- I SYSREF 负输入。如果不使用此引脚，则将其保持断开状态，并使用 SYSREF_RECV_EN 将 SYSREF± 接收器断电。
J1 SYSREF+ I SYSREF 正输入用于在 JESD204C 接口上实现同步和确定性延迟。该差分输入（SYSREF+ 至 SYSREF–）具有内部未修整的 100Ω 差分端接，当 SYSREF_LVPECL_EN 设置为 0 时，可以进行交流耦合。当 SYSREF_LVPECL_EN 设置为 0 时，该输入会自偏置。每个输入引脚（SYSREF+ 和 SYSREF–）上的终端改为 50Ω 接地，并且当 SYSREF_LVPECL_EN 设置为 1 时，可以进行直流耦合。当 SYSREF_LVPECL_EN 设置为 1 时，该输入不会自偏置，必须从外部偏置到建议运行条件表中提供的输入共模电压范围。如果不使用此引脚，则将其保持断开状态，并使用 SYSREF_RECV_EN将 SYSREF± 接收器断电。
K4 TDIODE– I 温度二极管负（阴极）连接。该引脚可以在不使用时保持断开。
K3 TDIODE+ I 温度二极管正（阳极）连接。可以将外部温度传感器连接到 TDIODE+ 和 TDIODE- 来监测器件的结温。该引脚可以在不使用时保持断开。
D1 TMSTP– I 时间戳输入负连接。如果不需要时间戳，可以将该引脚保持断开状态并将 TMSTP 接收器断电 (TMSTP_RECV_EN = 0)。
C1 TMSTP+ I 时间戳输入正连接。当 TIME_STAPK_EN 设置为 1 时，该输入为时间戳输入，用于标记特定采样。有关更多使用信息，请参阅时间戳部分。必须将
TMSTP_RECV_EN 设置为 1 才能使用该输入。该差分输入（TMSTP+ 至 TMSTP–）具有内部未修整的 100Ω 差分终端，当 TMSTP_LVPECL_EN 设置为 0 时，可以进行交流耦合。每个输入引脚（TMSTP+ 和 TMSTP-）上的终端改为 50Ω 接地，并且当 TMSTP_LVPECL_EN 设置为 1 时，可以进行直流耦合。该引脚不会自偏置，因此对于交流和直流耦合配置，必须从外部偏置。当交流和直流耦合时，共模电压必须处于建议运行条件表中提供的范围内。也可用作采用 8b/10b 编码的 JESD204C 接口的差分 SYNC 输入。如果不需要时间戳，可以将该引脚保持断开状态并将 TMSTP 接收器断电 (TMSTP_RECV_EN = 0)。
K9 TRIGOUT– O 负 LVDS 输出，通过 TMSTP± 或串行器/解串器 PLL 生成的时钟输出重复触发。此输出可通过将 TRIGOUT_EN 设置为 1 并通过 TRIGOUT_MODE进行配置来启用。将 PD 引脚设置为高电平将禁用此输出。该引脚可以在不使用时保持断开。
J9 TRIGOUT+ O 正 LVDS 输出，通过 TMSTP± 或串行器/解串器 PLL 生成的时钟输出重复触发。此输出可通过将 TRIGOUT_EN 设置为 1 并通过 TRIGOUT_MODE进行配置来启用。将 PD 引脚设置为高电平将禁用此输出。该引脚可以在不使用时保持断开。
D6、E3、E5、F3、F5、G3、G5、H3、H5、J6 VA11 — 1.1V 模拟电源
D4、D5、E6、F6、G6、H6 VA19 — 1.9V 模拟电源
A10、B10、D10、E10、H8、H9、H10、J10、L10、M10 VD11 — 1.1V 数字电源
J4、J5 VPLL19 — 用于内部 PLL 和 VCO 的 1.9V 电源
K6 VREFO — 为 PLLREFO± 输出驱动器和 PLL 电荷泵提供 1.9V 电源
J8、K8 VTRIG — 为 TRIGOUT± 输出驱动器提供 1.1V 至 1.9V 电源